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NTIS 바로가기국가/구분 | 한국(KR)/등록특허 |
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국제특허분류(IPC8판) |
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출원번호 | 10-1995-0054623 (1995-12-22) |
공개번호 | 10-1997-0053034 (1997-07-29) |
등록번호 | 10-0171987-0000 (1998-10-22) |
DOI | http://doi.org/10.8080/1019950054623 |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (1995-12-22) |
심사진행상태 | 등록결정(일반) |
법적상태 | 소멸 |
본 원은 반도체 소자의 게이트 전극 형성방법을 개시한다. 개시된 본원은 실리콘 기판상에 후막의 열산화막을 형성하고, 소정 부분 식각하여 열산화막 패턴을 형성한다음, 이를 이용하여 실리콘 기판을 고정 깊이만큼 식각하여 요홈을 형성한다. 그리고, 상기 열산화막 패턴을 제거하고, 실리콘 기판상에 게이트 산화막을 형성한다음, 게이트 산화막 상부에 도핑된 폴리실리콘층을 형성한다. 이어서, 도핑된 폴리실리콘층을 요홈의 측벽부에만 존재하도록 식각하고, 이 도핑된 폴리실리콘층을 감싸안도록 전이금속층을 형성하여 게이트 전극을 형성한다.
실리콘 기판상에 후막의 열산화막을 형성하는 단계; 상기 열산화막을 소정 부분 식각하여 열산화막 패턴을 형성하는 단계; 상기 열산화막 패턴에 의하여 실리콘 기판을 소정 깊이만큼 식각하여 요홈을 형성하는 단계; 상기 열산화막 패턴을 제거하는 단계; 상기 요홈을 구비한 실리콘 기판상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 도핑된 폴리실리콘층을 형성하는 단계; 상기 도핑된 폴리실리콘층을 요홈의 측벽부에만 존재하도록 식각하는 단계; 상기 식각이 이루어진 도핑된 폴리실리콘층을 감싸안도록 전이금속층을 형성하여 게이트 전극을
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