초록 ▼

역함수 발생 방법 및 이를 수행하기 위한 역함수 발생 장치가 개시되어 있다. 감산기는 입력단으로부터의 입력 신호와 궤환된 신호를 감산하며 제1 증폭기는 상기 감산기로부터 감산된 신호를 제공받아 제1의 증폭 함수로 증폭한다. 주파수 보상기는 상기 제1 증폭기로부터 증폭된 제1 증폭 신호의 주파수를 보상하고 제2 증폭기는 상기 주파수 보상기로부터 주파수 보상된 신호를 제공받아 제2의 증폭 함수로 증폭하여 상기 궤환 신호를 발생하여 출력단을 통해 주파수 보상기로부터 주파수 보상된 신호를 출력한다. 상기한 역함수 발생 장치에 의하면, 입력

역함수 발생 방법 및 이를 수행하기 위한 역함수 발생 장치가 개시되어 있다. 감산기는 입력단으로부터의 입력 신호와 궤환된 신호를 감산하며 제1 증폭기는 상기 감산기로부터 감산된 신호를 제공받아 제1의 증폭 함수로 증폭한다. 주파수 보상기는 상기 제1 증폭기로부터 증폭된 제1 증폭 신호의 주파수를 보상하고 제2 증폭기는 상기 주파수 보상기로부터 주파수 보상된 신호를 제공받아 제2의 증폭 함수로 증폭하여 상기 궤환 신호를 발생하여 출력단을 통해 주파수 보상기로부터 주파수 보상된 신호를 출력한다. 상기한 역함수 발생 장치에 의하면, 입력 신호와 궤환 신호를 입력받아 제1 증폭 함수로 증폭한 후 이를 주파수 보상하고, 주파수 보상된 신호를 단조 증가 함수 또는 단조 감소 함수인 제2 증폭 함수로 증폭한 후 이를 궤환 신호로 활용하므로써 임의의 입력 신호에 대해 제2 증폭 함수의 역함수를 출력할 수 있다.

대표청구항 ▼

(a) 입력 신호를 입력하는 단계;(b) 상기 단계 (a)의 입력 신호와 궤환 신호를 감산하여 감산 신호를 발생하는 단계;(c) 상기 단계 (b)의 감산 신호를 제공받아 순방향 이득 함수인 제1의 증폭 함수로 이를 증폭하여 제1 증폭 신호를 발생하는 단계;(d) 상기 단계 (c)의 제1 증폭 신호의 주파수를 보상하여 주파수 보상된 신호를 출력하는 단계;(e) 상기 단계 (d)의 주파수 보상된 신호를 제2의 증폭 함수로 증폭하여 상기 궤환 신호를 발생하여 상기 단계 (b)로 궤환하는 단계로 구성되는 것을 특징으로 하는 역함수 발생 방

(a) 입력 신호를 입력하는 단계;(b) 상기 단계 (a)의 입력 신호와 궤환 신호를 감산하여 감산 신호를 발생하는 단계;(c) 상기 단계 (b)의 감산 신호를 제공받아 순방향 이득 함수인 제1의 증폭 함수로 이를 증폭하여 제1 증폭 신호를 발생하는 단계;(d) 상기 단계 (c)의 제1 증폭 신호의 주파수를 보상하여 주파수 보상된 신호를 출력하는 단계;(e) 상기 단계 (d)의 주파수 보상된 신호를 제2의 증폭 함수로 증폭하여 상기 궤환 신호를 발생하여 상기 단계 (b)로 궤환하는 단계로 구성되는 것을 특징으로 하는 역함수 발생 방법.