초록 ▼

본 발명은 CDM에 대해 강한 정전기 내성을 갖는 정전기 보호회로의 트랜지스터의 설계방법에 관한 것으로, 이는 트랜지스터의 게이트전극과 이를 전기적으로 연결하는 배선의 길이 비를 LiLg[VoVcc-1]×CgCi의 조건으로 한다. 즉, 배선에 의하여 대전되는 전하 Q에 대한 트랜지스터의 ESD 손상을 줄이기 위해서 배선과 게이트 전극의 길이 비율(Li/Lg)을 우측의 방정식 값이 상대적으로 크게 조정해야 한다. 이에 따라, 본 발명은 트랜지스터의 게이트 절연막의 파괴전압(Vo)을 높게 하며 칩의 동작 전압(Vcc)을 낮게 하고,

본 발명은 CDM에 대해 강한 정전기 내성을 갖는 정전기 보호회로의 트랜지스터의 설계방법에 관한 것으로, 이는 트랜지스터의 게이트전극과 이를 전기적으로 연결하는 배선의 길이 비를 LiLg[VoVcc-1]×CgCi의 조건으로 한다. 즉, 배선에 의하여 대전되는 전하 Q에 대한 트랜지스터의 ESD 손상을 줄이기 위해서 배선과 게이트 전극의 길이 비율(Li/Lg)을 우측의 방정식 값이 상대적으로 크게 조정해야 한다. 이에 따라, 본 발명은 트랜지스터의 게이트 절연막의 파괴전압(Vo)을 높게 하며 칩의 동작 전압(Vcc)을 낮게 하고, 게이트 전극의 기생 커패시터(Cg)에 비하여 배선의 기생 커패시터(Ci)가 작도록 조정하여 정전기 보호회로 내의 트랜지스터를 설계한다.

대표청구항 ▼

입력 패드에 연결되어 외부 정전기로부터 내부 회로를 보호하는 정전기 보호회로의 트랜지스터의 설계방법에 있어서,상기 트랜지스터의 게이트전극과 이를 전기적으로 연결하는 배선의 길이 비를 아래의 수학식에 따라 설계하는 것을 특징으로 하는 정전기 보호회로의 트랜지스터의 설계방법, LiLg[VoVcc-1]×CgCiLi는 상기 배선의 길이, Lg는 게이트 전극 길이, Vo는 상기 트랜지스터의 게이트 전극과 기판사이의 게이트 절연막의 파괴전압, Vcc는 칩의 동작 전원, Ci는 배선에 존재하는 단위 길이당 커패시터, Cg는 게이트 전극의 단위

입력 패드에 연결되어 외부 정전기로부터 내부 회로를 보호하는 정전기 보호회로의 트랜지스터의 설계방법에 있어서,상기 트랜지스터의 게이트전극과 이를 전기적으로 연결하는 배선의 길이 비를 아래의 수학식에 따라 설계하는 것을 특징으로 하는 정전기 보호회로의 트랜지스터의 설계방법, LiLg[VoVcc-1]×CgCiLi는 상기 배선의 길이, Lg는 게이트 전극 길이, Vo는 상기 트랜지스터의 게이트 전극과 기판사이의 게이트 절연막의 파괴전압, Vcc는 칩의 동작 전원, Ci는 배선에 존재하는 단위 길이당 커패시터, Cg는 게이트 전극의 단위 길이당 커패시터.