[특허]ＣＭＯＳ 트랜지스터의 구조 및 그 제조 방법

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ＣＭＯＳ 트랜지스터의 구조 및 그 제조 방법 원문보기

IPC분류정보
국가/구분	한국(KR)/등록특허
국제특허분류(IPC9판)	H01L-027/092
출원번호	10-2003-0047382 (2003-07-11)
공개번호	10-2005-0007782 (2005-01-21)
등록번호	10-0975972-0000 (2010-08-09)
DOI	http://doi.org/10.8080/1020030047382
발명자 / 주소	김성진 / 충청북도청주시흥덕구가경동**동부아파트-**
출원인 / 주소	매그나칩 반도체 유한회사 / 충북 청주시 흥덕구 향정동 *
대리인 / 주소	특허법인 아주양헌
심사청구여부	있음 (2008-07-07)
심사진행상태	등록결정(일반)
법적상태	소멸

초록 ▼

본 발명은 CMOS 트랜지스터의 구조 및 그 제조 방법에 관한 것으로서, 특히 반도체 기판에 표면으로부터 소정 깊이 식각된 트렌치를 형성하고, 반도체 기판의 트렌치 중심 바닥 아래에 웰 분리막을 형성하고, 웰 분리막과 반도체 기판의 어느 한 영역 사이에 n-웰을 형성하며 n- 웰에 인접된 웰 분리막과 반도체 기판의 다른 영역 사이에 p-웰을 형성하고, n-웰의 트렌치 바닥과 웰 표면에 서로 수직으로 이격되도록 p+ 소오스/드레인 접합층을 형성하고, p-웰의 트렌치 바닥과 윌 표면에 서로 수직으로 이격되도록 n+ 소오스/드레인 접합층을 형성한 후에, n-웰 및 p-웰의 트렌치 상부에 절연박막을 내재하여 매립된 게이트 전극을 형성하여 n채널 및 p채널 MOS 트랜지스터로 이루어진 CMOS 트랜지스터를 제조한다.그러므로 본 발명은 트렌치 깊이에 따라 채널 길이를 조정할 수 있으며 고집적 반도체 소자에서 채널 길이 마진을 크게 확보할 수 있어 쇼트 채널 효과를 방지할 수 있다.

대표청구항 ▼

표면으로부터 소정 깊이 식각된 트렌치를 갖는 반도체 기판내에 형성된 제 1 도전형 웰 및 제 2 도전형 웰;상기 제 1 및 제 2도전형 웰 사이의 상기 트렌치 바닥 아래에 형성된 웰 분리막;상기 제 1도전형 웰 상의 상기 트렌치 바닥과 상기 제1도전형 웰 표면 사이에 상기 제 1도전형 웰과 상기 트렌치 바닥이 서로 수직으로 이격되도록 형성된 제 2도전형 접합층;상기 제 2도전형 웰 상의 상기 트렌치 바닥과 상기 제2도전형 윌 표면 사이에 상기 제 2도전형 웰과 상기 트렌치 바닥이 서로 수직으로 이격되도록 형성된 제 1도전형 접합층;

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특허정보
IPC	Description
A	생활필수품
A62	인명구조; 소방(사다리 E06C)
A62B	인명구조용의 기구, 장치 또는 방법(특히 의료용에 사용되는 밸브 A61M 39/00; 특히 물에서 쓰이는 인명구조 장치 또는 방법 B63C 9/00; 잠수장비 B63C 11/00; 특히 항공기에 쓰는 것, 예. 낙하산, 투출좌석 B64D; 특히 광산에서 쓰이는 구조장치 E21F 11/00)
A62B-1/08	.. 윈치 또는 풀리에 제동기구가 있는 것

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