IPC분류정보
국가/구분 |
한국(KR)/등록특허
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국제특허분류(IPC9판) |
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출원번호 |
10-2005-0063905
(2005-07-14)
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공개번호 |
10-2006-0064491
(2006-06-13)
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등록번호 |
10-0641052-0000
(2006-10-25)
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DOI |
http://doi.org/10.8080/1020050063905
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발명자
/ 주소 |
- 이상현
/ 대전 서구 만년동 ***번지 ***호
- 안재영
/ 대전 유성구 전민동 엑스포아파트 ***-****호
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출원인 / 주소 |
- 한국전자통신연구원 / 대전 유성구 가정동 ***번지
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대리인 / 주소 |
-
신영무
(SHIN, Young Moo)
-
서울 중구 순화동 *-*** 에이스타워 *층
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심사청구여부 |
있음 (2005-07-14) |
심사진행상태 |
등록결정(일반) |
법적상태 |
소멸 |
초록
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본 발명은 저밀도 패리티 검사(LOW-DENSITY PARITY-CHECK, 이하 LDPC라 함) 부호기 및 복호기, LDPC 부호화 방법 및 복호화 방법에 관한 발명으로서, 특히, 크기가 큰 LDPC 부호로부터 작은 LDPC 부호를 만듦으로써, 부호기 및 복호기의 메모리를 절감할 수 있는 LDPC 부호기 및 복호기, 및 LDPC 부호화 방법 및 복호화 방법에 관한 발명이다. 본 발명은 제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의
본 발명은 저밀도 패리티 검사(LOW-DENSITY PARITY-CHECK, 이하 LDPC라 함) 부호기 및 복호기, LDPC 부호화 방법 및 복호화 방법에 관한 발명으로서, 특히, 크기가 큰 LDPC 부호로부터 작은 LDPC 부호를 만듦으로써, 부호기 및 복호기의 메모리를 절감할 수 있는 LDPC 부호기 및 복호기, 및 LDPC 부호화 방법 및 복호화 방법에 관한 발명이다. 본 발명은 제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로; 및 상기 제 2 패리티 검사 행렬 및 정보어를 입력받아 LDPC 부호화된 부호어를 출력하는 부호화 회로를 포함하는 LDPC 부호기를 제공한다. 또한, 본 발명은 제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로; 및 상기 제 2 패리티 검사 행렬 및 부호어를 입력받아 LDPC 복호화된 정보어를 출력하는 복호화 회로를 포함하는 LDPC 복호기를 제공한다.
대표청구항
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제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로| 및 상기 제 2 패리티 검사 행렬 및 정보어를 입력받아 LDPC 부호화된 부호어를 출력하는 부호화 회로를 포함하는 LDPC 부호기.제 1 항에 있어서, 입력되는 정보어에 적어도 한 비트의 0을 부가한 상기 정보어를 상기 부호화 회로에 전달하는 0 부가 회로| 및상기 부호화
제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로| 및 상기 제 2 패리티 검사 행렬 및 정보어를 입력받아 LDPC 부호화된 부호어를 출력하는 부호화 회로를 포함하는 LDPC 부호기.제 1 항에 있어서, 입력되는 정보어에 적어도 한 비트의 0을 부가한 상기 정보어를 상기 부호화 회로에 전달하는 0 부가 회로| 및상기 부호화 회로에서 출력되는 상기 부호어에서 적어도 한 비트의 0을 제거하여 출력하는 0 제거 회로를 더 포함하는 LDPC 부호기.제 1 또는 2 항에 있어서, 상기 제 1 행은 상기 제 1 패리티 검사 행렬의 상단에 있는 행인 LDPC 부호기.제 1 또는 2 항에 있어서, 상기 합산은 논리합 연산인 LDPC 부호기.제 1 또는 2 항에 있어서, 상기 제 1 패리티 검사 행렬의 각 원소의 값은 0 또는 1인 LDPC 부호기.제 5 항에 있어서, 상기 메모리는 상기 제 1 패리티 검사 행렬의 원소들 중 1의 위치를 저장하는 LDPC 부호기.제 5 항에 있어서, 상기 제 1 행 및 상기 제 2 행에 있어서, 1의 위치가 서로 겹치지 아니하는 LDPC 부호기.제 5 항에 있어서, 상기 부호화 회로는 상기 제 2 패리티 검사 행렬의 일부와 상기 정보어를 곱하여 출력하는 제 1 곱셈기|상기 제 1 곱셈기의 출력을 행 단위로 합산한 제 1 누산값을 출력하는 제 1 누산기|상기 제 1 누산값과 제 2 누산값을 합하여 출력하는 덧셈기|상기 덧셈기의 출력으로부터 구해지는 패리티 비트들을 출력하는 버퍼|상기 제 2 패리티 검사 행렬의 나머지와 상기 버퍼에서 출력되는 패리티 비드들을 곱하여 출력하는 제 2 곱셈기|상기 제 2 곱셈기의 출력을 행 단위로 합산한 상기 제 2 누산값을 출력하는 제 2 누산기| 및상기 버퍼로부터 최종적으로 구해진 패리티 체크어와 상기 정보어로부터 부호어를 형성하여 출력하는 부호어 형성기를 포함하는 LDPC 부호기.제 1 또는 2 항에 있어서, 상기 제 1 패리티 검사 행렬의 각 원소의 값은 0 행렬 내지 (M-1) 행렬 및 i0 행렬 내지 i(M-1) 행렬(M은 2 이상의 자연수, 0 행렬 내지 (M-1) 행렬은 단위 행렬을 0 내지 M-1비트만큼 쉬프트한 행렬, i0 행렬 내지 i(M-1) 행렬은 단위 행렬을 좌우 대칭한 행렬을 0 내지 M-1비트만큼 쉬프트한 행렬) 및 0 행렬 중 어느 하나인 LDPC 부호기.제 9 항에 있어서, 상기 메모리는 상기 제 1 패리티 검사 행렬의 원소 중 0 행렬 내지 (M-1) 행렬 및 i0 행렬 내지 i(M-1) 행렬의 위치 및 그 값을 저장하는 LDPC 부호기.제 9 항에 있어서, 상기 제 1 행 및 상기 제 2 행에 있어서, 0 행렬 내지 (M-1) 행렬 및 i0 행렬 내지 i(M-1) 행렬의 위치가 서로 겹치지 아니하는 LDPC 부호기.제 9 항에 있어서, 상기 제 1 행 및 상기 제 2 행에 있어서, 0 행렬 내지 (M-1) 행렬 및 i0 행렬 내지 i(M-1) 행렬의 위치가 서로 겹치는 경우, 겹치는 곳에 열당 1의 개수가 2인 M행 M열의 행렬을 위치시키는 LDPC 부호기제 9 항에 있어서, 상기 부호화 회로는 상기 제 2 패리티 검사 행렬의 우측에 위치한 하삼각 형태의 행렬을 제외한 나머지에 대응하여 상기 정보어를 쉬프트 연산하여 출력하는 제 1 쉬프터|상기 제 1 곱셈기의 출력을 합산한 제 1 누산값을 출력하는 제 1 누산기|상기 제 1 누산값과 제 2 누산값을 합하여 출력하는 덧셈기|상기 덧셈기의 출력을 상기 제 2 패리티 검사 행렬의 우측에 위치한 하삼각 형태의 행렬의 대각선에 위치한 값에 대응하여 쉬프트 연산하여 출력하는 제 2 쉬프터|상기 제 2 쉬프터의 출력으로부터 구해지는 패리티 비트들을 출력하는 버퍼|상기 제 2 패리티 검사 행렬의 우측에 위치한 하삼각 형태의 행렬에 대응하여 상기 버퍼에서 출력되는 패리티 비트들을 쉬프트 연산하여 출력하는 제 3 쉬프터|상기 제 3 쉬프터의 출력을 합산한 상기 제 2 누산값을 출력하는 제 2 누산기| 및상기 버퍼로부터 최종적으로 구해진 패리티 체크어와 상기 정보어로부터 부호어를 형성하여 출력하는 부호어 형성기를 포함하는 LDPC 부호기.제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로| 및 상기 제 2 패리티 검사 행렬 및 부호어를 입력받아 LDPC 복호화된 정보어를 출력하는 복호화 회로를 더 포함하는 LDPC 복호기.제 14 항에 있어서, 입력되는 부호어에 적어도 한 비트의 0를 부가한 상기 부호어를 상기 복호화 회로에 전달하는 0 부가 회로| 및상기 복호화 회로에서 출력되는 상기 복호어에서 적어도 한 비트의 0를 제거하여 출력하는 0 제거 회로를 더 포함하는 LDPC 복호기제 14 또는 15 항에 있어서, 상기 제 1 행은 상기 제 1 패리티 검사 행렬의 상단에 있는 행인 LDPC 복호기.제 14 또는 15 항에 있어서, 상기 합산은 논리합 연산인 LDPC 복호기.제 14 또는 15 항에 있어서, 상기 제 1 패리티 검사 행렬의 각 원소의 값은 0 또는 1인 LDPC 복호기.제 18 항에 있어서, 상기 메모리는 상기 제 1 패리티 검사 행렬의 원소들 중 1의 위치를 저장하는 LDPC 복호기.제 18 항에 있어서, 상기 제 1 행 및 상기 제 2 행에 있어서, 1의 위치가 서로 겹치지 아니하는 LDPC 복호기.제 14 또는 15 항에 있어서, 상기 제 1 패리티 검사 행렬의 각 원소의 값은 0 행렬 내지 (M-1) 행렬 및 i0 행렬 내지 i(M-1) 행렬(M은 2 이상의 자연수, 0 행렬 내지 (M-1) 행렬은 단위 행렬을 0 내지 M-1비트만큼 쉬프트한 행렬, i0 행렬 내지 i(M-1) 행렬은 단위 행렬을 좌우 대칭한 행렬을 0 내지 M-1비트만큼 쉬프트한 행렬) 및 0 행렬 중 어느 하나인 LDPC 복호기.제 21 항에 있어서, 상기 메모리는 상기 제 1 패리티 검사 행렬의 원소 중 0 행렬 내지 (M-1) 행렬 및 i0 행렬 내지 i(M-1) 행렬의 위치 및 그 값을 저장하는 LDPC 복호기.제 21 항에 있어서, 상기 제 1 행 및 상기 제 2 행에 있어서, 0 행렬 내지 (M-1) 행렬 및 i0 행렬 내지 i(M-1) 행렬의 위치가 서로 겹치지 아니하는 LDPC 복호기.제 21 항에 있어서, 상기 제 1 행 및 상기 제 2 행에 있어서, 0 행렬 내지 (M-1) 행렬 및 i0 행렬 내지 i(M-1) 행렬의 위치가 서로 겹치는 경우, 겹치는 곳에 열당 1의 개수가 2인 M행 M열의 행렬을 위치시키는 LDPC 복호기제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 제거하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로| 및 상기 제 2 패리티 검사 행렬 및 정보어를 입력받아 LDPC 부호화된 부호어를 출력하는 부호화 회로를 포함하는 LDPC 부호기.제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 제거하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로| 및 상기 제 2 패리티 검사 행렬 및 부호어를 입력받아 LDPC 복호화된 정보어를 출력하는 복호화 회로를 더 포함하는 LDPC 복호기.제 1 패리티 검사 행렬을 메모리에 저장하는 단계|상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산함으로써, 제 2 패리티 검사 행렬을 형성하는 단계| 및 상기 제 2 패리티 검사 행렬 및 정보어를 입력받아 LDPC 부호화하는 단계를 포함하는 부호화 방법.제 1 패리티 검사 행렬을 메모리에 저장하는 단계|상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산함으로써, 제 2 패리티 검사 행렬을 형성하는 단계| 및 상기 제 2 패리티 검사 행렬 및 부호어를 입력받아 LDPC 복호화하는 단계를 포함하는 복호화 방법.
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