초록 ▼

나노와이어 랩-게이트 트랜지스터가 Si보다 더 좁은 밴드 갭을 갖는 반도체 재료에서 실현된다. 나노와이어의 변형 이완은 트랜지스터가 다수의 기판 상에 배치되도록 하고 헤테로구조가 장치 내에 통합되도록 한다. 감소된 충격 이온화 레이트를 통해 출력 컨덕턴스를 감소시키고, 전류 온/오프 비를 증가시키고, 서브-임계값 기울기를 감소시키고, 트랜지스터 접촉 저항을 감소시키고, 열 안정성을 개선시키기 위하여 트랜지스터에 다양한 유형의 헤테로구조가 도입되어야 한다. 기생 커패시턴스는 소스 및 드레인 액세스 영역 사이에 반-절연 기판을 사용하거

나노와이어 랩-게이트 트랜지스터가 Si보다 더 좁은 밴드 갭을 갖는 반도체 재료에서 실현된다. 나노와이어의 변형 이완은 트랜지스터가 다수의 기판 상에 배치되도록 하고 헤테로구조가 장치 내에 통합되도록 한다. 감소된 충격 이온화 레이트를 통해 출력 컨덕턴스를 감소시키고, 전류 온/오프 비를 증가시키고, 서브-임계값 기울기를 감소시키고, 트랜지스터 접촉 저항을 감소시키고, 열 안정성을 개선시키기 위하여 트랜지스터에 다양한 유형의 헤테로구조가 도입되어야 한다. 기생 커패시턴스는 소스 및 드레인 액세스 영역 사이에 반-절연 기판을 사용하거나 크로스-바 기하구조를 사용함으로써 최소화되어야 한다. 상기 트랜지스터는 디지털 고 주파수 및 저 전력 회로, 뿐만 아니라, 아날로그 고 주파수 회로에서 적용될 수 있다.

대표청구항 ▼

랩 절연 게이트 필드 효과 트랜지스터로서, 트랜지스터의 전류 채널을 형성하는 제1 밴드갭을 갖는 재료의 나노와이어(205); 나노와이어의 한 단부 상에 배열된 소스 접촉부(240); 나노와이어의 대향 단부 상에 배열된 드레인 접촉부(250); 소스 접촉부 및 드레인 접촉부 사이의 나노와이어의 일부를 둘러싸며, 게이트 영역(206)을 규정하는 랩 게이트 접촉부(260)를 포함하는 랩 절연 게이트 필드 효과 트랜지스터에 있어서: 상기 나노와이어는 제2 밴드갭을 갖는 재료의 적어도 하나의 세그먼트를 가진 적어도 하나의 헤테로구조(270)

랩 절연 게이트 필드 효과 트랜지스터로서, 트랜지스터의 전류 채널을 형성하는 제1 밴드갭을 갖는 재료의 나노와이어(205); 나노와이어의 한 단부 상에 배열된 소스 접촉부(240); 나노와이어의 대향 단부 상에 배열된 드레인 접촉부(250); 소스 접촉부 및 드레인 접촉부 사이의 나노와이어의 일부를 둘러싸며, 게이트 영역(206)을 규정하는 랩 게이트 접촉부(260)를 포함하는 랩 절연 게이트 필드 효과 트랜지스터에 있어서: 상기 나노와이어는 제2 밴드갭을 갖는 재료의 적어도 하나의 세그먼트를 가진 적어도 하나의 헤테로구조(270)를 포함하고, 상기 제2 밴드갭은 상기 제1 밴드갭과 상이하며, 상기 적어도 하나의 헤테로구조는 소스 접촉부(240), 드레인 접촉부(250) 또는 게이트 접촉부(260) 중 하나와 연결되는 것을 특징으로 하는 랩 절연 게이트 필드 효과 트랜지스터.제1항에 있어서, 상기 제2 밴드갭은 상기 제1 밴드갭보다 더 넓은 것을 특징으로 하는 랩 절연 게이트 필드 효과 트랜지스터.제1항 또는 2항에 있어서, 상기 헤테로구조(270)는 적어도 부분적으로 게이트 영역(206) 내에 위치되는 것을 특징으로 하는 랩 절연 게이트 필드 효과 트랜지스터.제1항 내지 3항 중 어느 한 항에 있어서, 하나의 헤테로구조(270)는 소스 접촉부(240)와 연결되어 위치되는 것을 특징으로 하는 랩 절연 게이트 필드 효과 트랜지스터.제1항 내지 4항 중 어느 한 항에 있어서, 하나의 헤테로구조(270)는 드레인 접촉부(250)와 연결되어 위치되는 것을 특징으로 하는 랩 절연 게이트 필드 효과 트랜지스터.제1항 내지 5항 중 어느 한 항에 있어서, 상기 헤테로구조 중 적어도 하나는 나노와이어(205)의 재료보다 더 좁은 밴드갭을 갖는 재료로 이루어지고, 나노와이어(205) 및 소스 접촉부(240) 및/또는 드레인 접촉부(250) 사이의 접촉 저항을 감소시키기 위하여 제공되는 것을 특징으로 하는 랩 절연 게이트 필드 효과 트랜지스터.제1항 또는 2항에 있어서, 적어도 하나의 제1 헤테로구조(270)는 적어도 부분적으로 게이트 접촉부(260)에 의해 둘러싸인 나노와이어(205)의 부분 내에 위치되며, 제2 헤테로구조(270)는 소스 접촉부(240)에 연결되어 위치되거나 드레인 접촉부(250)에 연결되어 위치되는 것을 특징으로 하는 랩 절연 게이트 필드 효과 트랜지스터.제1항에 있어서, 더 큰 밴드갭 재료의 세그먼트 또는 세그먼트들은 트랜지스터의 충격 이온화 레이트를 감소시키기 위하여 드레인-게이트 영역(208)에서 제공되는 것을 특징으로 하는 랩 절연 게이트 필드 효과 트랜지스터.제1항에 있어서, 더 큰 밴드갭 재료의 세그먼트 또는 세그먼트들은 트랜지스터의 충격 이온화 레이트를 감소시키기 위하여 소스-게이트 영역(207)에서 제공되는 것을 특징으로 하는 랩 절연 게이트 필드 효과 트랜지스터.제1항에 있어서, 더 큰 밴드갭 재료의 세그먼트 또는 세그먼트들은 트랜지스터의 오프-전류를 감소시키기 위하여 드레인-게이트 영역(208)에서 제공되는 것을 특징으로 하는 랩 절연 게이트 필드 효과 트랜지스터.제2항에 있어서, 더 큰 밴드갭 재료의 세그먼트 또는 세그먼트들은 트랜지스터의 드레인 유도된 배리어 하강을 감소시키기 위하여 게이트 영역(206)에서 제공되는 것을 특징으로 하는 랩 절연 게이트 필드 효과 트랜지스터.제1항 내지 11항 중 어느 한 항에 있어서, 소스 접촉부, 드레인 접촉부 또는 게이트 접촉부 중 적어도 2개에 접속된 외부 접촉부는 기생 커패시턴스를 감소시키기 위하여 크로스-바 기하구조로 배열되는 것을 특징으로 하는 랩 절연 게이트 필드 효과 트랜지스터.제1항에 있어서, - 특정 접촉 저항을 감소시키기 위하여 소스 및 드레인 영역에서 각각 나노와이어(205)보다 더 좁은 밴드갭을 갖는 제1 재료의 헤테로구조(970, 971)의 세그먼트; - 적어도 부분적으로 게이트 영역 내에 있고, 드레인 영역을 향해 신장되며, 고 필드 영역에서 충격 발생 프로세스를 감소시키기 위하여 나노와이어(205)의 재료보다 더 넓은 밴드갭을 갖는 제2 재료로 이루어진 적어도 하나의 세그먼트(972)를 제공함으로써 아날로그 애플리케이션에 최적화되는 것을 특징으로 하는 랩 절연 게이트 필드 효과 트랜지스터.