초록 ▼

본 발명의 게이트 전극, 게이트 절연막(gate dielectric), 반도체(semiconductor) 및 보호막을 포함하는 박막 트랜지스터(Thin Film Transistor, TFT)에서 전하 포획 및 방출에 따른 문턱 전압 이동 모델링 방법에 있어서, 상기 게이트 절연막과 반도체 사이의 접합면(이하, '인터페이스'라 함)을 기준으로, 단일 수치의 에너지 위치(Ei)와 공간의 위치(xi)에 받아들일 수 있는 전하 운반자 수를 표시하는 밀도를 이산 상태(Ni)라고 정의할 때, Aji(t)는 박막 트랜지스터의 구성 물질, 동작환

본 발명의 게이트 전극, 게이트 절연막(gate dielectric), 반도체(semiconductor) 및 보호막을 포함하는 박막 트랜지스터(Thin Film Transistor, TFT)에서 전하 포획 및 방출에 따른 문턱 전압 이동 모델링 방법에 있어서, 상기 게이트 절연막과 반도체 사이의 접합면(이하, '인터페이스'라 함)을 기준으로, 단일 수치의 에너지 위치(Ei)와 공간의 위치(xi)에 받아들일 수 있는 전하 운반자 수를 표시하는 밀도를 이산 상태(Ni)라고 정의할 때, Aji(t)는 박막 트랜지스터의 구성 물질, 동작환경 및 상태밀도의 위치에 의해 결정되는 교환 상수로서, 전하운반자가 Nj에서 Ni로 이동되는 비율이고, Bij(t)는 박막 트랜지스터의 구성 물질, 동작환경 및 상태밀도의 위치에 의해 결정되는 교환 상수로서, 전하운반자가 Ni에서 Nj로 이동되는 비율이고, 시간 t에 각 이산 상태에 존재하는 전하 운반자 수를 전하 운반자 밀도 ni(t)라고 할 때, 이산 상태 Ni가 다른 이산상태들(Nj)과 전하 운반자를 교환하여 변화되는 ni(t) 수치는, 의 제1 수학식으로 나타낸다.

대표청구항 ▼

게이트 전극, 게이트 절연막(gate dielectric), 반도체(semiconductor) 및 보호막을 포함하는 박막 트랜지스터(Thin Film Transistor, TFT)에서 전하 포획 및 방출에 따른 문턱 전압 이동 모델링 방법에 있어서,상기 게이트 절연막과 반도체 사이의 접합면(이하, '인터페이스'라 함)을 기준으로, 단일 수치의 에너지 위치(Ei)와 공간의 위치(xi)에 받아들일 수 있는 전하 운반자 수를 표시하는 밀도를 이산 상태(Ni)라고 정의할 때, Aji(t)는 박막 트랜지스터의 구성 물질, 동작환경 및 상태밀

게이트 전극, 게이트 절연막(gate dielectric), 반도체(semiconductor) 및 보호막을 포함하는 박막 트랜지스터(Thin Film Transistor, TFT)에서 전하 포획 및 방출에 따른 문턱 전압 이동 모델링 방법에 있어서,상기 게이트 절연막과 반도체 사이의 접합면(이하, '인터페이스'라 함)을 기준으로, 단일 수치의 에너지 위치(Ei)와 공간의 위치(xi)에 받아들일 수 있는 전하 운반자 수를 표시하는 밀도를 이산 상태(Ni)라고 정의할 때, Aji(t)는 박막 트랜지스터의 구성 물질, 동작환경 및 상태밀도의 위치에 의해 결정되는 교환 상수로서, 전하운반자가 Nj에서 Ni로 이동되는 비율이고, Bij(t)는 박막 트랜지스터의 구성 물질, 동작환경 및 상태밀도의 위치에 의해 결정되는 교환 상수로서, 전하운반자가 Ni에서 Nj로 이동되는 비율이고, 시간 t에 각 이산 상태에 존재하는 전하 운반자 수를 전하 운반자 밀도 ni(t)라고 할 때, 이산 상태 Ni가 다른 이산상태들(Nj)과 전하 운반자를 교환하여 변화되는 ni(t) 수치는,의 제1 수학식으로 나타내는 것임을 특징으로 하는 문턱 전압 이동 모델링 방법.