[특허]휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법

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[한국특허] 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법
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IPC분류정보
국가/구분	한국(KR)/등록특허	크게보기
국제특허분류(IPC8판)	H01L-023/12 H01L-023/13 H01L-023/48
출원번호	10-2013-0051846 (2013-05-08)
공개번호	10-2014-0132550 (2014-11-18)
등록번호	10-1487082-0000 (2015-01-21)
DOI	http://doi.org/10.8080/1020130051846
발명자 / 주소	이승태 / 서울 강서구 방화대로길 -*, (공항동) 김희철 / 충남 천안시 서북구 백석공단로 *, (백석동) 김성용 / 충남 천안시 동남구 통정로 *-, ***호 (신방동)
출원인 / 주소	에스티에스반도체통신 주식회사 / 충청남도 천안시 서북구 백석공단로 * (백석동)
대리인 / 주소	특허법인세아
심사청구여부	있음 (2013-05-08)
심사진행상태	등록결정(일반)
법적상태	소멸

초록

본 발명은 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 기판 상에 절연층과, 씨드층과, 휨 방지층을 형성함으로써 기판 내지 웨이퍼가 휘거나 변형되는 것을 방지하여 스택 얼라인을 개선할 수 있으며, 이격부 내지 요철을 형성함으로써 솔더범프가 흘러 휨방지부 등과 접속되는 것을 차단할 수 있는 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.

대표청구항 ▼

기판;상기 기판을 관통하고 내부에 도전성 물질이 충진된 관통 실리콘 비아(Through Silicon Via;TSV)와, 상기 관통 실리콘 비아 상에 형성되고 상면에 솔더범프가 형성되는 도전패턴을 포함하는 접속부; 및상기 기판 상에 형성되는 휨(warpage) 방지층을 포함하는 휨방지부;를 포함하되,상기 휨방지부는 상기 기판 상에 형성되는 절연층과, 상기 절연층 상에 형성되는 씨드층과, 상기 씨드층 상에 형성되는 상기 휨 방지층을 포함하며,상기 접속부 및 휨방지부 사이에는 전기접속을 차단할 수 있는 이격부가 형성되는 것을 특징으로 하는 휨 방지층을 구비하고,상기 이격부는 접속부 및 휨방지부 사이의 씨드층 및 절연층이 절단되어 상기 기판의 일부가 노출되어 이루어지며,상기 노출된 기판의 일부에는 요철이 형성되는 것을 특징으로 하는 휨 방지층을 구비하는 적층형 반도체 패키지.

발명자의 다른 특허 :

이 특허에 인용된 특허 (3)

[한국] 반도체 패키지 및 이의 제조방법 | 이종호, 이동호, 안은철, 권용재
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[한국] 반도체 패키지용 기판 | 박신영, 하성권
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특허정보
IPC	Description
A	생활필수품
A62	인명구조; 소방(사다리 E06C)
A62B	인명구조용의 기구, 장치 또는 방법(특히 의료용에 사용되는 밸브 A61M 39/00; 특히 물에서 쓰이는 인명구조 장치 또는 방법 B63C 9/00; 잠수장비 B63C 11/00; 특히 항공기에 쓰는 것, 예. 낙하산, 투출좌석 B64D; 특히 광산에서 쓰이는 구조장치 E21F 11/00)
A62B-1/08	.. 윈치 또는 풀리에 제동기구가 있는 것

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