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NTIS 바로가기국가/구분 | 한국(KR)/등록특허 | |
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국제특허분류(IPC8판) |
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출원번호 | 10-2015-0162009 (2015-11-18) | |
공개번호 | 10-2016-0076966 (2016-07-01) | |
등록번호 | 10-1780868-0000 (2017-09-15) | |
우선권정보 | 미국(US) 14/581,905 (2014-12-23);미국(US) 14/857,610 (2015-09-17) | |
DOI | http://doi.org/10.8080/1020150162009 | |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (2015-11-18) | |
심사진행상태 | 등록결정(일반) | |
법적상태 | 등록 |
반도체 디바이스는 제1 영역과 제2 영역을 갖는 반도체 기판을 포함한다.제1 영역은 제1 세트의 핀 구조체들을 포함하고, 제1 세트의 핀 구조체들은 제1 전도성 타입의 제1 세트의 에피택셜 펀치 스루 방지 피쳐들을 포함한다.제1 영역은제1 세트의 핀 구조체들 위에 형성되는 제1 세트의 트랜지스터들을 더 포함한다.제2 영역은 제2 세트의 핀 구조체들을 포함하고, 제2 세트의 핀 구조체들은 제1 전도성 타입과 반대인 제2 전도성 타입의 제2 세트의 에피택셜 펀치 스루 방지 피쳐들을 포함한다.제2 영역은 제2 세트의 핀 구조체들 위에 형
반도체 디바이스에 있어서,제1 영역과 제2 영역을 갖는 반도체 기판으로서, 상기 제1 영역과 제2 영역은 둘 다 복수의 격리 피처들을 포함하는 것인, 상기 반도체 기판을 포함하고,상기 제1 영역은,상기 복수의 격리 피처들에 의해 분리된 제1 세트의 핀 구조체들로서, 제1 전도성 타입의 제1 세트의 에피택셜 펀치 스루 방지 피쳐(epitaxial anti-punch-through feature)들을 포함하고, 상기 제1 세트의 핀 구조체들은 상기 제1 세트의 에피택셜 펀치 스루 방지 피처들 상에 배치된 제1 세트의 에피택셜 반도체 층
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