최소 단어 이상 선택하여야 합니다.
최대 10 단어까지만 선택 가능합니다.
다음과 같은 기능을 한번의 로그인으로 사용 할 수 있습니다.
NTIS 바로가기국가/구분 | 한국(KR)/등록특허 | |
---|---|---|
국제특허분류(IPC8판) |
|
|
출원번호 | 10-2016-0116579 (2016-09-09) | |
공개번호 | 10-2018-0028790 (2018-03-19) | |
등록번호 | 10-2566996-0000 (2023-08-09) | |
DOI | http://doi.org/10.8080/1020160116579 | |
발명자 / 주소 | ||
출원인 / 주소 |
|
|
대리인 / 주소 |
|
|
심사청구여부 | 있음 (2021-07-20) | |
심사진행상태 | 등록결정(일반) | |
법적상태 | 등록 |
미세 피치를 가지며 전기적 신뢰성을 제공하는 반도체 패키지를 제공한다. 본 발명에 따른 PoP 형태의 반도체 패키지는, 서로 반대되는 제1 면 및 제2 면을 가지는 복수의 베이스층을 포함하며 복수의 베이스층을 관통하는 캐비티를 가지는 인쇄회로기판, 캐비티 내에 배치되는 제1 반도체 칩, 제1 반도체 칩의 활성면 및 인쇄회로기판의 제1 면 상에 형성되는 재배선 구조체, 재배선 구조체 상을 덮는 제1 커버층, 제1 반도체 칩의 비활성면 및 인쇄회로기판의 제2 면 상을 덮는 제2 커버층을 포함하는 하부 패키지, 및 하부 패키지의 제2 커
서로 반대되는 제1 면 및 제2 면을 가지는 복수의 베이스층을 포함하며, 상기 복수의 베이스층을 관통하는 캐비티를 가지는 인쇄회로기판; 상기 캐비티 내에 배치되는 제1 반도체 칩; 상기 제1 반도체 칩의 활성면 및 상기 인쇄회로기판의 상기 제1 면 상에 형성되는 재배선 구조체; 상기 재배선 구조체 상을 덮는 제1 커버층; 상기 제1 반도체 칩의 비활성면 및 상기 인쇄회로기판의 상기 제2 면을 직접 접하며 덮고, 상기 캐비티를 채우는 제2 커버층;을 포함하는 하부 패키지; 및상기 하부 패키지의 상기 제2 커버층 상에 위치하며 제2 반
※ AI-Helper는 부적절한 답변을 할 수 있습니다.