초록

본 발명에 일 측면에 따른 그래핀 실리콘 접합 트랜지스터는 베이스 층(Base layer); 및 하부 영역이 상기 베이스 층과 접촉되도록 구성된 제1 및 제2 그래핀 층을 포함하고, 상기 제1 및 제2 그래핀 층의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하여, 방사(radiation)에 의한 문턱전압에 영향을 미치지 않고, p 타입 반도체 물질과 결합 시 생기는 쇼트키장벽(Schottky Barrier)의 변화도 자유롭다.

대표청구항 ▼

베이스 층(Base layer); 및하부 영역이 상기 베이스 층과 접촉되도록 구성된 제1 및 제2 그래핀 층을 포함하고,상기 제1 및 제2 그래핀 층의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하며,상기 베이스 층의 상부에 적층되는 보호막 층(Passivation layer)을 더 포함하고,상기 보호막 층은 Al2O3이고, 특정 두께의 Al2O3 유전체 층 증착 이후에, 완충 (buffered) HF 에칭을 통해 실리콘 계면이 노출되고, 상기 에칭 직후 상기 그래핀 층이 상기 실리콘 계면과 상기 A

베이스 층(Base layer); 및하부 영역이 상기 베이스 층과 접촉되도록 구성된 제1 및 제2 그래핀 층을 포함하고,상기 제1 및 제2 그래핀 층의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하며,상기 베이스 층의 상부에 적층되는 보호막 층(Passivation layer)을 더 포함하고,상기 보호막 층은 Al2O3이고, 특정 두께의 Al2O3 유전체 층 증착 이후에, 완충 (buffered) HF 에칭을 통해 실리콘 계면이 노출되고, 상기 에칭 직후 상기 그래핀 층이 상기 실리콘 계면과 상기 Al2O3 유전체 층에 증착되도록 이송(transfer)되며,상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드를 더 포함하고,상기 금속 패드의 금속 타입은 p-타입 실리콘에 해당하는 상기 베이스 층 및 상기 제1 및 제2 그래핀 층의 쇼트키 장벽 높이와 가장 유사한 쇼트키 장벽 높이를 갖는 팔라듐(Pd)으로 선택되고,상기 제1 금속 패드와 상기 베이스 층 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드와 상기 베이스 층 하부 사이에 제2 전압 VCB가 인가되는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.