초록

본 개시는, 감소된 커플링 커패시턴스를 갖는 SRAM 비트 셀에 관한 것이다. 수직 방향에서, SRAM 셀의 워드라인 "WL"과 비트라인 "BL" 사이의 커플링 커패시턴스를 감소시키기 위해, WL과 BL은 서로로부터 떨어져서 적층된다. 실시예에서, WL과 BL 중 어느 것도 형성되어 있지 않은 하나 이상의 금속화 레벨을 이용하여, WL은 BL로부터 수직으로 이격된다. WL 또는 BL 중 상부의 것을 SRAM 셀의 트랜지스터에 연결하기 위해 연결 아일랜드 구조물 또는 점퍼 구조물이 제공된다.

대표청구항 ▼

구조물에 있어서, 기판; 상기 기판 위에 형성된 메모리 셀의 제1 트랜지스터 - 상기 제1 트랜지스터는 제1 단자 및 제2 단자를 포함함 - ; 상기 제1 트랜지스터 위의 제1 금속화 레벨 - 상기 제1 금속화 레벨은 제1 금속 라인 구조물, 및 상기 제1 금속 라인 구조물로부터 분리된 금속 아일랜드(island) 구조물을 포함하며, 상기 제1 금속 라인 구조물은 제1 측방향을 따라 종방향으로 배향되고 상기 제1 트랜지스터의 제1 단자에 연결되고, 상기 금속 아일랜드 구조물은 상기 제1 트랜지스터의 제2 단자에 연결됨 - ; 상기

구조물에 있어서, 기판; 상기 기판 위에 형성된 메모리 셀의 제1 트랜지스터 - 상기 제1 트랜지스터는 제1 단자 및 제2 단자를 포함함 - ; 상기 제1 트랜지스터 위의 제1 금속화 레벨 - 상기 제1 금속화 레벨은 제1 금속 라인 구조물, 및 상기 제1 금속 라인 구조물로부터 분리된 금속 아일랜드(island) 구조물을 포함하며, 상기 제1 금속 라인 구조물은 제1 측방향을 따라 종방향으로 배향되고 상기 제1 트랜지스터의 제1 단자에 연결되고, 상기 금속 아일랜드 구조물은 상기 제1 트랜지스터의 제2 단자에 연결됨 - ; 상기 제1 금속화 레벨 위의 제2 금속화 레벨 - 상기 제2 금속화 레벨은 제1 금속 점퍼 구조물을 포함하며, 상기 제1 금속 점퍼 구조물은 상기 금속 아일랜드 구조물에 연결되고, 상기 제1 금속 라인 구조물과 오버래핑되지 않으며 위치됨 - ; 및 상기 제2 금속화 레벨 위의 제3 금속화 레벨 - 상기 제3 금속화 레벨은 제2 금속 라인 구조물을 포함하며, 상기 제2 금속 라인 구조물은, 상기 제1 측방향과는 상이한 제2 측방향을 따라 종방향으로 배향되고, 상기 제1 금속 점퍼 구조물에 연결됨 - 을 포함하는, 구조물.