초록

본 발명은 유한체(Galois Field) 곱셈 연산으로 인해 발생되는 처리 지연을 효과적으로 감소시키기 위한 FPGA 연산 시스템, 메모리 장치 및 FPGA 연산 장치 에 관한 것이다.

대표청구항

해시 서브키(H)에 관한 유한체(Galois Field) 곱셈 연산 결과를 주소 별 데이터 값으로 메모리에 기록한 메모리 장치; 및입력 데이터의 비트 값을 상기 메모리에 대한 주소 값으로 입력하며, 상기 입력 데이터의 비트 값 입력에 따라 상기 메모리로부터 출력되는 데이터 값을 상기 입력 데이터와 상기 해시 서브키 간의 유한체 곱셈 연산 결과로 반환하는 FPGA 연산 장치를 포함하는 것을 특징으로 하는 FPGA 연산 시스템.

해시 서브키(H)에 관한 유한체(Galois Field) 곱셈 연산 결과를 주소 별 데이터 값으로 메모리에 기록한 메모리 장치; 및입력 데이터의 비트 값을 상기 메모리에 대한 주소 값으로 입력하며, 상기 입력 데이터의 비트 값 입력에 따라 상기 메모리로부터 출력되는 데이터 값을 상기 입력 데이터와 상기 해시 서브키 간의 유한체 곱셈 연산 결과로 반환하는 FPGA 연산 장치를 포함하는 것을 특징으로 하는 FPGA 연산 시스템.