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NTIS 바로가기국가/구분 | 한국(KR)/공개특허 | |
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국제특허분류(IPC8판) |
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출원번호 | 10-2022-0033131 (2022-03-17) | |
공개번호 | 10-2023-0135764 (2023-09-26) | |
DOI | http://doi.org/10.8080/1020220033131 | |
발명자 / 주소 |
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법적상태 | 공개 |
본 발명은 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지에 관한 것이다. 본 발명은 제1 두께의 반도체 기판 상면에 제2 두께의 전면 메탈층과 상기 반도체 기판의 하면에 제3 두께의 백 메탈층을 포함하는 패키지 구조이다. 전면 메탈층과 백 메탈층은 열 팽창계수가 동일한 금속재질로 형성된다. 그래서 패키지를 PCB 기판에 실장하는 SMT 공정시 패키지의 휨 현상을 제거할 수 있어, 조립 불량율을 최소화하는 효과가 있다.
제1 두께의 반도체 기판; 상기 반도체 기판에 형성된 입출력 패드; 상기 입출력 패드상에 형성된 제2 두께의 전면 메탈층; 상기 반도체 기판의 하면에 형성된 제3 두께의 백 메탈층; 및 상기 반도체 기판 상에 형성된 금속 범프을 포함하는 것을 특징으로 하는, 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지.
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