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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0728731 (1985-04-30) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 12 인용 특허 : 0 |
A voltage multiplier circuit is disclosed. The circuit comprises three p-channel MOS transistors and three capacitors. When these elements are connected to properly phased transfer and pump clock signals of positive polarity, the circuit generates a negative output voltage which is roughly equal in
A voltage multiplier circuit having an input node and an output node, comprising: transfer clock means for providing a transfer clock signal; pump clock means for providing a pump clock signal having high and low levels; pump capacitor means for capacitively coupling said pump clock means to said ou
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