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Si and SiGeC on a buried oxide layer on a substrate 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/84
  • H01L-021/762
  • H01L-027/12
  • H01L-021/8238
  • H01L-021/8249
  • H01L-027/06
  • H01L-027/092
출원번호 US-0150440 (2011-06-01)
등록번호 US-9087925 (2015-07-21)
발명자 / 주소
  • Liu, Xuefeng
  • Rassel, Robert M.
  • Voldman, Steven H.
출원인 / 주소
  • INTERNATIONAL BUSINESS MACHINES CORPORATION
대리인 / 주소
    Canale, Anthony
인용정보 피인용 횟수 : 1  인용 특허 : 13

초록

Semiconductor structures and methods of forming semiconductor structures, and more particularly to structures and methods of forming SiGe and/or SiGeC buried layers for SOI/SiGe devices. An integrated structure includes discontinuous, buried layers having alternating Si and SiGe or SiGeC regions. Th

대표청구항

1. An integrated structure, comprising: a buried oxide (BOX) layer on a substrate;discontinuous, buried layers having alternating Si and SiGe or SiGeC regions, directly contacting a Si layer formed on the BOX layer;isolation structures at an interface of the Si and SiGe or SiGeC regions to reduce de

이 특허에 인용된 특허 (13)

  1. Bae, Geum-jong; Choe, Tae-hee; Kim, Sang-su; Rhee, Hwa-sung; Lee, Nae-in; Lee, Kyung-wook, CMOS integrated circuit devices and substrates having buried silicon germanium layers therein and methods of forming same.
  2. Fariborz Assaderaghi ; Tze-Chiang Chen ; K. Paul Muller ; Edward Joseph Nowak ; Devendra Kumar Sadana ; Ghavam G. Shahidi, Double SOI device with recess etch and epitaxy.
  3. Thean,Voon Yew; Goolsby,Brian J.; McCormick,Linda B.; Nguyen,Bich Yen; Parker,Colita M.; Sadaka,Mariam G.; Vartanian,Victor H.; White,Ted R.; Zavala,Melissa O., Electronic devices including a semiconductor layer and a process for forming the same.
  4. Christiansen, Silke H.; Grill, Alfred; Mooney, Patricia M., Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same.
  5. Chungpin Liao TW, Method of manufacturing SOI wafer with buried layer.
  6. Meunier Beillard, Philippe; Ravit, Claire, Method of manufacturing a strained semiconductor layer, method of manufacturing a semiconductor device and semiconductor substrate suitable for use in such a method including having a thin delta profile layer of germanium close to the bottom of the strained layer.
  7. El-Ghoroury, Hassan N., Method, apparatus, and system for hardware design and synthesis.
  8. Mizuno, Tomohisa; Sugiyama, Naoharu; Takagi, Shinichi, Semiconductor device and method of manufacturing the same.
  9. Murthy, Anand; Chau, Robert S.; Ghani, Tahir; Mistry, Kaizad R., Semiconductor transistor having a stressed channel.
  10. Yu, Bin; En, William G.; An, Judy Xilin; Riccobene, Concetta E., Semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer and method of fabrication using wafer bonding.
  11. Huang Feng-Yi, Silicon-germanium BiCMOS on SOI.
  12. Srikrishnan Kris V., Smart-cut process for the production of thin semiconductor material films.
  13. Chan,Kevin K.; Ieong,Meikei; Reznicek,Alexander; Sadana,Devendra K.; Shi,Leathen; Yang,Min, Strained silicon CMOS on hybrid crystal orientations.

이 특허를 인용한 특허 (1)

  1. Huo, Ker-Hsiao; Yang, Fu-Chih; Yeh, Jen-Hao; Tsai, Chun Lin; Cheng, Chih-Chang; Su, Ru-Yi, Insulated gate bipolar transistor structure having low substrate leakage.
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