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Dummy pattern filling method 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-017/50
  • H01L-027/02
출원번호 US-0363514 (2016-11-29)
등록번호 US-10061884 (2018-08-28)
우선권정보 CN-2016 1 0373502 (2016-05-31)
발명자 / 주소
  • Chen, Hualun
  • Kong, Weiran
출원인 / 주소
  • Shanghai Huahong Grace Semiconductor Manufacturing Corporation
대리인 / 주소
    MKG, LLC
인용정보 피인용 횟수 : 0  인용 특허 : 21

초록

A dummy pattern filling method, including: Step I, determining the rule of filling dummy patterns, in accordance with required DR values and isolation rules of patterns; Step II, finding out blank Fields within said layout that need to be filled with dummy patterns; Step III, by following said rule

대표청구항

1. A dummy pattern filling method for an integrated circuit layout, comprising the following steps: Step I, providing a required Data Ratio (DR) value and an isolation rule for a pattern of a layout on a respective layer, said pattern used to etch said layer of an integrated circuit; determining a r

이 특허에 인용된 특허 (21)

  1. Ruth, Robert S.; Kearney, Mark A.; Pappert, Bernard J.; Ren, Juxiang; Warner, Jeff L., Active tiling placement for improved latch-up immunity.
  2. Shimada,Junichi; Kimura,Fumihiro; Ito,Mitsumi; Mukai,Kiyohito, Area ratio/occupancy ratio verification method and pattern generation method.
  3. Nakagawa, O. Samuel; Kahng, Andrew B.; Wong, Pakman; Gupta, Puneet, Arrangement of fill unit elements in an integrated circuit interconnect layer.
  4. Kobayashi, Naohiro, Dummy pattern placement apparatus, method and program and semiconductor device.
  5. Zhang, John H.; Yang, Heng, Dummy structures having a golden ratio and method for forming the same.
  6. Koji Suzuki JP, Etching method for production of semiconductor devices.
  7. Maeda,Jun, Layout method of semiconductor integrated circuit, layout structure thereof, and photomask for forming the layout structure.
  8. Ota, Noriyuki; Katsuki, Nobuyuki, Manufacturing method of semiconductor device and designing method of semiconductor device.
  9. Kawashima,Hidekazu; Katoh,Tetsuya, Method and device for producing layout patterns of a semiconductor device having an even wafer surface.
  10. Ono, Yusaku; Suga, Osamu; Sakata, Kazuyuki; Taguchi, Hirofumi; Okuno, Yushi; Sugioka, Toshiaki; Kondo, Daisuke, Method for designing a semiconductor integrated circuit layout capable of reducing the processing time for optical proximity effect correction.
  11. Fukumoto, Yoshihiko, Method for fabricating semiconductor device.
  12. Mizuno Makoto,JPX ; Shimizu Toshihiro,JPX ; Fujishima Masaaki,JPX ; Hanihara Koji,JPX ; Tsuchiya Itaru,JPX ; Yagi Yasuo,JPX, Method for manufacturing semiconductor device and reticle for wiring.
  13. Jeon, Joong-Won; Song, Ji-Youn; Shin, Mun-Su; Park, Seong-Yul; Lee, Suk-Joo, Method of designing patterns of semiconductor devices in consideration of pattern density.
  14. Izuha, Kyoko; Shibuki, Shunichi; Sakairi, Takashi, Method, apparatus and program for adjusting feature dimensions to compensate for planarizing effects in the generation of mask data and manufacturing semiconductor device.
  15. Ohkuni Mitsuhiro,JPX ; Kugo Shunsuke,JPX ; Sasaki Tomoyuki,JPX ; Tateiwa Kenji,JPX ; Nikoh Hideo,JPX, Pattern formation method.
  16. Nakashiba, Yasutaka, Semiconductor device.
  17. Kobayashi, Naohiro, Semiconductor device and dummy pattern arrangement method.
  18. Kawashima, Hiroshi; Okada, Masakazu; Kitani, Takeshi; Igarashi, Motoshige, Semiconductor device with dummy patterns.
  19. Koubuchi, Yasushi; Nagasawa, Koichi; Moniwa, Masahiro; Yamada, Youhei; Takeda, Toshifumi, Semiconductor integrated circuit device.
  20. Stine, Brian E.; Stashower, David M.; Lee, Sherry F.; Weiner, Kurt H., System and method for product yield prediction using device and process neighborhood characterization vehicle.
  21. Bergman Reuter, Bette L; Landis, Howard S.; Stamper, Anthony K.; Sucharitaves, Jeanne-Tania, System and method of automated wire and via layout optimization description.
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