초록 ▼

다치 논리회로를 위한 새로운 SFTL ( Substrate Fed Threshold Logic )제안하였다. 이 구조에서는, 주입전류가 기판에서 함몰층(buried layer)의 주입창을 통하여 P-영역으로 들어가며 주입전류의 크기는 주입창의 수에 의해 결정된다.
SFTL의 다치논리회로 예의 가능성을 이론적, 실험적으로 논의 하였다. 이 구조로 된 보통의 이진논리 동작이 23단 ring oscillator로 확인되었다. 내부동작이 4치 threshold논리로 동작되는 이진 전가산기가 제작되었고 각 cell을 서로 외부에서 연

다치 논리회로를 위한 새로운 SFTL ( Substrate Fed Threshold Logic )제안하였다. 이 구조에서는, 주입전류가 기판에서 함몰층(buried layer)의 주입창을 통하여 P-영역으로 들어가며 주입전류의 크기는 주입창의 수에 의해 결정된다.
SFTL의 다치논리회로 예의 가능성을 이론적, 실험적으로 논의 하였다. 이 구조로 된 보통의 이진논리 동작이 23단 ring oscillator로 확인되었다. 내부동작이 4치 threshold논리로 동작되는 이진 전가산기가 제작되었고 각 cell을 서로 외부에서 연결하여 전가산기의 동작을 확인하였다. 주입창당 16μA로 동작하는 전가산기의 지연시간은 합이 5μs이고 carry는 1μs이다.

Abstract ▼

A new structure, Substrate Fed Threshold Logic, has been proposed for the implementation of multi-valued logic. In this structure, injection current is supplied from the P? Substrate to the top P-region through the windows in the buried layer and the magnitude of the injection current is determined

A new structure, Substrate Fed Threshold Logic, has been proposed for the implementation of multi-valued logic. In this structure, injection current is supplied from the P? Substrate to the top P-region through the windows in the buried layer and the magnitude of the injection current is determined by the number of injection window.
The feasibility of the structure is discussed theoretically and experimentally. With this SFTL structure, normal binary operation has been confirmed with a 23-stage ring oscillator. A binary full adder whose internal operation is performed by four-valued threshold logic has been implemented and tested by externally interconnecting pads of each cell. The speed of the experimental circuit operating with 10 μA per injection window has been measured as 5μs for sum and 1 μs for carry.

목차 Contents

• 표지 ...1
• 제출문 ...2
• 요약서 ...3
• SUMMARY ...4
• 목차 ...5
• 1. 서 론...6
• 2. SFTL 의 소개...8
• 3. SFTL 의 이론적 특성...10
• 3.1 주입전류 특성...10
• 3.2 전류 mirror 특성...11
• 3.3 역주입 특성...11
• 3.4 상향 전류이득의 해석...12
• 3.5 전류 mirror 이득이 1이 되는 조건...13
• 3.6 주입전류와 전류 mirror 이득의 허용오차...14
• 4. 시험소자의 제작...15
• 4.1 Layout 설계...15
• 4.2 제작공정...16
• 4.3 측정결과 및 검토...18
• 4.4 결 론...21
• 5. 시험소자의 재설계 및 제작...21
• 5.1 새로운 공정...21
• 5.2 Layout 설계...22
• 5.3 공정설계에서 고려할 사항...24
• 5.4 새로운 공정 및 공정결정...25
• 5.5 시험소자 특성측정 및 검토...33
• 6. 결 론...38
• 참고문헌 ...89