가산기는 기본적인 산술 연간 장치로써, 산술 연산 시스템 전체의 속도 및 전력소모에 결정적인 역할을 한다. 단일 비트 전가산기의 성능을 향상시키는 문제는 시스템 성능 향상의 기본적인 요소이다. 주 논문에서는 기존의 모듈 I과 모듈III를 거쳐 출력 Cout을 갖는 XOR-XNOR 구조와는 달리 모듈 I을 거치지 않고 입력 A, B, Cin에 의해 모듈III를 거쳐 출력 Cout을 갖는 새로운 구조를 이용한다. 최대 5단계의 지연단계를 2단계로 줄인 전가산기를 제안한다. 따라서 Cout 출력속도가 향상되어 리플캐리 가산기와 같은 직렬연결의 경우 더욱 좋은 성능을 나타내고 있다. 제안한 1Bit 전가산기는 static CMOS, CPL, TFA, HPSC, TSAC 전가산기에 비해 좋은 성능을 가지고 있다. 가장 좋은 성능을 나타내는 기존의 전가산기에 비해 4.3% 향상된 지연시간을 가지며 9.8%의 향상된 PDP 비율을 갖는다. 제안한 전가산기 회로는 HSPICE 툴을 이용하여 $0.18{\mu}m$CMOS 공정에서 전력소모 및 동작속도를 측정하였으며 공급전압에 따른 특성을 비교하였다.
가산기는 기본적인 산술 연간 장치로써, 산술 연산 시스템 전체의 속도 및 전력소모에 결정적인 역할을 한다. 단일 비트 전가산기의 성능을 향상시키는 문제는 시스템 성능 향상의 기본적인 요소이다. 주 논문에서는 기존의 모듈 I과 모듈III를 거쳐 출력 Cout을 갖는 XOR-XNOR 구조와는 달리 모듈 I을 거치지 않고 입력 A, B, Cin에 의해 모듈III를 거쳐 출력 Cout을 갖는 새로운 구조를 이용한다. 최대 5단계의 지연단계를 2단계로 줄인 전가산기를 제안한다. 따라서 Cout 출력속도가 향상되어 리플캐리 가산기와 같은 직렬연결의 경우 더욱 좋은 성능을 나타내고 있다. 제안한 1Bit 전가산기는 static CMOS, CPL, TFA, HPSC, TSAC 전가산기에 비해 좋은 성능을 가지고 있다. 가장 좋은 성능을 나타내는 기존의 전가산기에 비해 4.3% 향상된 지연시간을 가지며 9.8%의 향상된 PDP 비율을 갖는다. 제안한 전가산기 회로는 HSPICE 툴을 이용하여 $0.18{\mu}m$ CMOS 공정에서 전력소모 및 동작속도를 측정하였으며 공급전압에 따른 특성을 비교하였다.
A full adders is an important component in applications of digital signal processors and microprocessors. Thus it is imperative to improve the power dissipation and operating speed for designing a full adder. We propose a new adder with modified version of conventional static CMOS and pass transisto...
A full adders is an important component in applications of digital signal processors and microprocessors. Thus it is imperative to improve the power dissipation and operating speed for designing a full adder. We propose a new adder with modified version of conventional static CMOS and pass transistor logic. The carry-out generation circuit of the proposed full adder is different from the conventional XOR-XNOR structure. The output Cout of module III is generated from input A, B and Cin directly without passing through module I as in conventional structure. Thus output Cout is faster by reducing operation step. The proposed module III uses the static CMOS logic style, which results full-swing operation and good driving capability. The proposed 1bit full adder has the advantages over the conventional static CMOS, CPL, TGA, TFA, HPSC, 14T, and TSAC logic. The delay time is improved by 4.3% comparing to the best value known. PDP(power delay product) is improved by 9.8% comparing to the best value. Simulation has been carried out using a $0.18{\mu}m$ CMOS design rule for simulation purposes. The physical design has been verified using HSPICE.
A full adders is an important component in applications of digital signal processors and microprocessors. Thus it is imperative to improve the power dissipation and operating speed for designing a full adder. We propose a new adder with modified version of conventional static CMOS and pass transistor logic. The carry-out generation circuit of the proposed full adder is different from the conventional XOR-XNOR structure. The output Cout of module III is generated from input A, B and Cin directly without passing through module I as in conventional structure. Thus output Cout is faster by reducing operation step. The proposed module III uses the static CMOS logic style, which results full-swing operation and good driving capability. The proposed 1bit full adder has the advantages over the conventional static CMOS, CPL, TGA, TFA, HPSC, 14T, and TSAC logic. The delay time is improved by 4.3% comparing to the best value known. PDP(power delay product) is improved by 9.8% comparing to the best value. Simulation has been carried out using a $0.18{\mu}m$ CMOS design rule for simulation purposes. The physical design has been verified using HSPICE.
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제안 방법
성능 평가를 나타내고 있다. 1-Bit 전가산기와 4-Bit 및 16-Bit 리플캐리 가산기의 지연시간 및 전력 소모를 비교 분석하고 공급전압(L8V, 1.5V, 1.2V) 의변화에 따른 시뮬레이션 결과를 비교 분석한다. 기존 회로와 제안한 전가산기 회로는 0.
2V) 의변화에 따른 시뮬레이션 결과를 비교 분석한다. 기존 회로와 제안한 전가산기 회로는 0.18㈣ CMOS 공정을 이용하여 공급전압 1.8V, 주파수 100MHz에서 시뮬레이션하였다.
본 논문에서는 기존의 XOR-XNOR 구조와 달리 모듈 I 을 거치지 않고 입력 A, B, Cin에 의해 출력 Cout 을 갖는 전가산기를 제안하고 있다. 따라서 기존 회로의 동작의 최대 다섯 단계를 두 단계로 줄여 Cout 출력속도가 빠르다.
본 논문에서는 기존의 모듈 I 과 모듈 ni를 거쳐 출력 Cout을 갖는 XOR-XNOR 구조와 달리 그림 5에서와같이 모듈 I 을 거치지 않고 입력 A, B, Cin에 의해 모듈 HI를 거쳐 출력 Cout을 갖는 새로운 구조를 이용하여 동작의 단계를 줄인 전가산기를 제안한다.
따라서 동작 속도가 빠르며 리플캐리 가산기와 같은 멀티 비트의 가산기 회로에서 더 좋은 성능을 가지고 있다. 제안한 전가산기 의 모듈 I 은 XOR와 XNOR를 생성 하게 되 며 모듈 II와 모듈 HI는 출력 Sum과 Cout을 생성한다. 제안한 전가산기 회로의 전체 구조는 그림 6과 같다.
HPSC 전가산기는 전압강하 문제로 인해 지연시간이 다른 전가산기에 비해 빠르게 증가한다. 제안한 전가산기는 전압강하의 문제점이 없고 풀스윙 하여 안정된 동작을 하며 공급전압변화에 영향이 적다.
대상 데이터
TFA(3) 구조는 XOR-XNOR의 구조를 이용 하였으며 구조적으로 전력소모가 작다. 패스 트랜지스터의 다른 형태의 구조로써 전압강하 문제가 없다.
기존회로와 제안한 전가산기 회로는 0.18网1 CMOS 공정을 이용하여 공급전압 L8V, 주파수 100MHz에서 시뮬레이션 하였다.
성능/효과
3 과 같다. 16-Bit 리플캐리 가산기의 PDP 비율은 기존의 static CMOS에 비해 42.1%, CPL구조에 비해 27.7%, TFA에 비해 22.9%, HPSC에 비해 25.7%, TSAC 에 비해 15.2%의 좋은 성능을 가지고 있다. 그림 &은 제안한 회로의 Cout 동작속도가 증가하여 1-Bit 전가산기에 비해 4-Bit 및 16-Bit 리플캐리 가산기의 PDP 비율이 더 좋은 성능을 나타내는 것을 보이고 있다.
2%에서 최소 13%의 좋은 성능을 갖는다. 16Bit 리플캐리 가산기의 PDP 비율은 기존의 static CMOS에 비해 42.1%, CPL구조에 비해 27.7%, TFA에 비해 22.9%, HPSC에 비해 25.7%, TSAC에 비해 15.2% 의 좋은 성능을 보이고 있다. Cout의 출력 속도가 빨라 리플 캐리 가산기와 같은 직렬연결의 경우 더 좋은 성능을 나타내고 있다.
2는 시뮬레이션 결과를 나타내고 있다. PDP 비율은 기존의 static CMOS에 비해 36.2%, CPL구조에 비해 24.9%,TFA에 비해 19.4%, HPSC에 비해 18.4% 그리고 TSAC에 비해 13.0%의 좋은 성능을 보이고 있다.
Cout의 출력 속도가 빨라 리플 캐리 가산기와 같은 직렬연결의 경우 더 좋은 성능을 나타내고 있다. 또한 공급전압이 1.8V에서 L2 V로 낮아질 경우 HPSC 전가산기는 전압강하 문제점에 의해 지연시간이 급격히 증가하였으나 제안한 전가산기는 낮은 공급전압에서도 안정적인 동작을 한다.
모듈 m는 static CMOS로 구조로 장점인 풀스윙 동작을 가지며 안정적인 동작을 한다. 제안한 전가산기는 기존 전가산기에 비해 동작 속도가 빠르며 PDP 비율이 가장 좋다. IBit 전가산기의 PDP 비율은 기존 전가산기 회로에 비해 최대 248%에서 최소 9.
1은 1-Bit 전가산기 회로의 지연시간, 전력소모 및 PDP 비율의 결과를 나타내고 있다. 지연시간은 기존 회로에 비해 가장 좋은 성능을 나타내고 있으며 PDP 비율은 기존의 static CMOS에 비해 24.8%, CPL 구조에 비해 20.5%, TFA에 비해 14.8%, HPSC에 비해 14.2%, TSAC에 비해 9.8%의 좋은 성능을 보이고 있다.
참고문헌 (10)
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