한국전자통신연구원 Electronics and Telecommunications Research Institute
등록번호
TRKO200200019935
DB 구축일자
2013-04-18
초록▼
가. FED 패널분야 1) FEA/AMFEA 설계 및 마스크 제작 2) 저온(<600℃) poly-Si FEA 제작공정 기술 개발 3) 고신뢰성의 금속 FEA 공정기술 개발 4) FEA 패널 제작기술 개발 (0.7", 25×25 pixels, 4", 320×240 pixels) 5) 대면적화를 위한 mix & match 마스크 제작 및 공정기술 개발 (4", 320× 240 pixels) 6) AMFEA 용 스위칭 소자(poly-Si TFT) 구조/공정 기술 개발 7) AMFEA(FEA + TET) 소자/공정 설계 및 제작공정 기술
가. FED 패널분야 1) FEA/AMFEA 설계 및 마스크 제작 2) 저온(<600℃) poly-Si FEA 제작공정 기술 개발 3) 고신뢰성의 금속 FEA 공정기술 개발 4) FEA 패널 제작기술 개발 (0.7", 25×25 pixels, 4", 320×240 pixels) 5) 대면적화를 위한 mix & match 마스크 제작 및 공정기술 개발 (4", 320× 240 pixels) 6) AMFEA 용 스위칭 소자(poly-Si TFT) 구조/공정 기술 개발 7) AMFEA(FEA + TET) 소자/공정 설계 및 제작공정 기술 연구 (소자 제작 및 동작 확인, 구동 전압 25 V 미만) 8) 에미터 팁(Si, poly-Si tip) 특성 열화기구 규명 및 TiN 코팅기술 개발 (RTN 법, 동작전압 20 V 감소, 신뢰성 향상 확인) 나. FED 구동 회로 분야 1) 64비트 게이트 구동 IC 설계 및 제작 2) 소자구조 최적화를 위한 LDMOS 소자(100 V 급) 상세 시뮬레이션 3) 고전압 출력부 회로 개선 연구(static/transient current 감소방안 도출) 4) 32비트 PWM 방식의 캐소드 구동 IC 설계 및 제작 5) 25×25, 320×240 FED 용 최적 구동방식 결정 및 구동회로 설계/보드 제 작(PWM 방식) 6) 휴대화를 위한 고효율/고밀도 직류전압 변환회로 연구 및 실험용 회로 제작 (출력: 400 V/80 V/40 V, 입력: 12 V, 전력효율: 60%) 7) 구동회로가 내장된 on-chip FEA 설계 다. 형광체 분야 1) 산화물계($Y_{2}SiO_{5}$:Ce, $ZnGa_{2}O_{4}$ and YAG:Tb(B), $ZnGa_{2}O_{4}$:Mn(G), $Y_{2}O_{3}$:Eu and $SrTiO_{3}:Pr(R)$ 등) 형광체의 고효율화 및 저전압화 기술 개발 2) 황화물계 형광체의 저전압화 기술 개발 (In₂O₃, SnO₂ coating) 3) 형광체 박막 증착(electrophoretic, MOCVD) 및 패터닝(screen printing, electrophoretic) 실험 4) 칼라 형광체 패널 설계 및 제작 실험 (25×25 eixels, 320×240 pixels) 라. 진공 패키징 분야 1) 패널 간격 및 배기관 크기에 따른 내부 진공배기 기술 개발 2) 벌크형/박막형 게터 형성기술 연구 (Zr 계) 3) 패널내 비증발형 게터 장착 및 활성화 기술 개발 4) 스페이서 수 및 위치에 따른 응력 해석과 스페이서 형성기술 연구 (Ball 구조 및 망사 구조 스페이서) 5) Trbeless 패키징을 위한 유리-유리 접합 기술 개발 (Si 중간층 사용) 6) 감광성 유리를 사용한 종횡비 5 이상의 스페이서 제작.
Abstract▼
A. FED panel -Design of FEA/AMFEA and fabrication of its photomasks -Development of poly-Si FEA fabrication techinque by low temperature (<600℃) process -Development of metal FEA with high reliability -Development of FEA panel fabrication technology(0.7" in diagonal, 25×25 pexels and 4" in diagonal,
A. FED panel -Design of FEA/AMFEA and fabrication of its photomasks -Development of poly-Si FEA fabrication techinque by low temperature (<600℃) process -Development of metal FEA with high reliability -Development of FEA panel fabrication technology(0.7" in diagonal, 25×25 pexels and 4" in diagonal, 320×240 pixels) -Development of mix & match (contact aligner & stepper) process for large size FED (4" in diagonal, 320×240 pixels) - Structure and process development of switching device (poly-Si TFT) for AMFEA - Design of device and process of AMFEA (TFT+FEA) and development of fabrication process for AMFEA (confirmed in unit device operation @<25 V) - Study on emission degradation mechanism and development of TiN coating technology (RTN process, lowering operation voltage by∼20 V, higher reliability) B. FED driver circuits - Specification and fabrication of gate drive IC (64 outputs) - Simulation for optimization of high voltage LDMOS (100 V )structure - Improvement of high voltage output circuits (reducing the static/transient current) - Design and development of cathode driver IC (32 outputs) - Decision of drive methodology and development of driver board for 25×25 pixels and 320×240 pixels(PWM) - Design of high performance DC to DC converter for the portable FED (output: 400 V/80 V/40 V, input: 12 V, power efficiency: 60%) - Design of on-chip FEA including driver circuits C. Phosphor 1) Study on high efficiency and low voltage operation of oxide phosphor ($Y_{2}SiO_{5}$:Ce, $ZnGa_{2}O_{4}$ and YAG:Tb(B), $ZnGa_{2}O_{4}$:Mn(G), $Y_{2}O_{3}$:Eu and $SrTiO_3$:Pr(R), etc.) - Study on low voltage operation of surfed phosphor ($In_{2}O_{3}$, $SnO_2$ coating) - Study on deposition of thin phosphor films by elcetophorectic or MOCVD and their patterning technology by screen-printing and electrophoretic methods. - Fabrication technology of color phosphor (25×25 pixels, 320×240 pixels) D. Vacuum packaging - Development of evacuation technology depending on the panel space and the exhaust tube diameter - Development of getter(bulk and thin film types) formation technology - Development of spacer formation technology depending on the number of spacer and its position (ball and mesh structures) - Development of glass to glass bonding for the tubeless packaging (Si interlayer) - Spacer fabrication of high aspect ratio(>5) using photosensitive glass
※ AI-Helper는 부적절한 답변을 할 수 있습니다.