초록 ▼

기존의 표준 셀을 그대로 활용하면서 쉽게 물리 설계가 가능한 파워 게이팅 회로 구현 방법에 대해서 연구한다. 새로운 파워/그라운드 네트워크를 제안하고, 전류 스위치(current switch)로 사용하기위한 헤더 셀(header cell)을 제작한다. 헤더 셀은 셀의 바디 바이어스(body bias)와 $V_t$에 따라서 4가지 종류로 나누어지고, 각각 누설 전류를 줄이는 효과나 면적 등의 특성이 다르다. 또한 면적에 최적화된 헤더 셀 제작 방법을 연구한다. 제안된 헤더 셀은 적은 면적만 차지하기 때문에 누설 전

기존의 표준 셀을 그대로 활용하면서 쉽게 물리 설계가 가능한 파워 게이팅 회로 구현 방법에 대해서 연구한다. 새로운 파워/그라운드 네트워크를 제안하고, 전류 스위치(current switch)로 사용하기위한 헤더 셀(header cell)을 제작한다. 헤더 셀은 셀의 바디 바이어스(body bias)와 $V_t$에 따라서 4가지 종류로 나누어지고, 각각 누설 전류를 줄이는 효과나 면적 등의 특성이 다르다. 또한 면적에 최적화된 헤더 셀 제작 방법을 연구한다. 제안된 헤더 셀은 적은 면적만 차지하기 때문에 누설 전류를 최대한 줄일 수 있도록 파워 게이팅 회로를 설계 할 수 있다. 파워 게이팅 회로를 구현하기 위해서 정적(idle) 상태에서 상태(state)를 유지할 수 있는 상태 유지(state-retention) 레지스터와 출력 유지 회로가 필요하다. 본 연구에서는 새로운 출력 유지 회로를 제안하고, 기존의 상태 유지 레지스터를 최적화한다.

Abstract ▼

Reducing subthreshold leakage current has been accepted as an important key to achieve low power system with reducing feature size in CMOS technology. Subthreshold leakage current experiences an exponential growth every process generation due to the scaling down of the threshold voltage. Many circui

Reducing subthreshold leakage current has been accepted as an important key to achieve low power system with reducing feature size in CMOS technology. Subthreshold leakage current experiences an exponential growth every process generation due to the scaling down of the threshold voltage. Many circuit level approaches have been proposed including dual threshold CMOS [1], variable threshold CMOS [2], input vector control [3], power gating [4], and so on. Power gating is shown to be especially efficient and conceived as a main circuit technique by many semiconductor companies [5] [6].
Power gating is realized by using a sleep transistor, which can be either nMOSFET (called a footer) or pMOSFET (called a header). When the power management unit detects the sufficiently long period of idle time, a sleep signal is applied to the gate of the sleep transistor to disconnect $V_{dd}$ or ground from logic blocks. When it detects the logic blocks to be requested, the sleep signal is de-asserted to connect the logic blocks to the power rail. The logic blocks usually employ low $V_t$ to sustain their performance, while high $V_t$ is used for the sleep transistor to suppress its own subthreshold leakage current. However, the same low $V_t$ can be used for the sleep transistor with the advantage of using single $V_t$ on a chip and of using the switch of smaller size, but at the cost of increased subthreshold leakage current [5].
Having a current switch in series with a logic block implies a power bus, which runs through the switch and the logic block, in addition to the conventional power and ground buses. This complicates the physical design (placement, routing, etc) of power gating circuits, especially those based on a cell-based design paradigm. To solve this problem, we propose a new architecture of power supply network and a novel design method for current switch. In our approach, the conventional standard cells can be used without any modification and there is little restriction in the placement of logic cells and current switches, thereby enabling the seemless implementation of power gating circuit architecture in a traditional cell-based design.

목차 Contents

• 표지...1
• 제출문...4
• 요약문...5
• 영문요약...10
• 목차...13
• 제 1 장 서론...15
• 제 2 장 파워 게이팅(power gating)의 기본 개념...17
• 제 3 장 파워 게이팅 회로 설계에 대한 국내외 기술 현황...19
• 제 4 장 전력 공급을 위한 파워 네트워크와 전류 스위치 설계...21
• 제 1 절 파워 네트워크 설계 기법...21
• 제 2 절 전류 스위치 설계 기법...23
• 제 1 항 바디 바이어스와 헤더 설계(중간보고서)...23
• 가. 헤더의 바디 바이어스와 헤더 설계...23
• 나. 회로의 바디 바이어스에 따른 헤더 크기 결정...30
• 제 2 항 면적 최적화를 위한 헤더 설계 구조...34
• 제 5 장 출력 유지 회로, 레지스터, 버퍼 설계...39
• 제 1 절 출력 유지를 위한 output-holding circuit 설계...39
• 제 1 항 기존에 제안된 출력 유지 회로...41
• 제 2 항 전력 소모를 최소화한 output-holding circuit...45
• 제 2 절 파워 게이팅 회로를 위한 레지스터 설계...50
• 제 3 절 파워 게이팅 조정 신호를 위한 버퍼 설계...57
• 제 6 장 파워 게이팅 회로의 설계...58
• 제 1 절 파워 게이팅 설계 과정...58
• 제 2 절 Viterbi decoder의 파워 게이팅 구현 예...60
• 제 7 장 파워 게이팅 회로의 구현 및 측정 결과...68
• 제 8 장 E-Data 설명...74
• 제 9 장 결론...79
• 참고 문헌...80