초록 ▼

연구목표
VHDL은 집적회로 설계시, 상위수준의 설계에서부터 하위수준의 설계 단계까지 광범위하게 사용되고 있다. 하지만, 설계자의 부담을 최소화하고 설계자를 세부적인 VHDL 코드 작성으로부터 해방시켜 전체적인 회로의 구성 등 상위 수준에서의 설계를 가능케 하는 도구가 필요하다. 이에 본연구는 집적회로 설계시 최소한의 설계자 개입으로 VHDL 코드를 합성해낼 수 있는 기법을 제안하고 실제 활용할 수 있는 도구를 개발하되 데이터베이스를 이용하여 다중 사용자의 동시접근이 가능하도록 개발하는 것을 목표로 한다.
연구내용

연구목표
VHDL은 집적회로 설계시, 상위수준의 설계에서부터 하위수준의 설계 단계까지 광범위하게 사용되고 있다. 하지만, 설계자의 부담을 최소화하고 설계자를 세부적인 VHDL 코드 작성으로부터 해방시켜 전체적인 회로의 구성 등 상위 수준에서의 설계를 가능케 하는 도구가 필요하다. 이에 본연구는 집적회로 설계시 최소한의 설계자 개입으로 VHDL 코드를 합성해낼 수 있는 기법을 제안하고 실제 활용할 수 있는 도구를 개발하되 데이터베이스를 이용하여 다중 사용자의 동시접근이 가능하도록 개발하는 것을 목표로 한다.
연구내용
VHDL로 설계하고자 하는 대상 시스템의 모든 가능한 계층적인 구조정보를 Model Structure라는 하나의 통합된 구조로 표현한다. 이렇게 표현된 구조정보는 다시 데이터베이스의 표현방식인 테이블의 형태로 변환되어 데이터베이스에 저장된다. 이렇게 데이터베이스화 되어있는 Model Structure로부터 설계자가 자신의 설계목적에 부합하도록 내부의 선택 가능한 여러 alternatives 중에서 한가지를 선택해나가면서 특정한 Structure를 추출한다. 이렇게 추출된 Structure를 VHDL 코드로 변환하고 라이브러리의 기본컴포넌트와 결합하면 완전한 VHDL 코드를 합성할 수 있는 것이다. 이상의 개념을 구현한 시스템의 전체적인 구조에서, Model Structure와 기본컴포넌트는 데이터베이스에 저장된다. 응용프로그램으로는 Model Structure와 컴포넌트 라이브러리를 구성하고 추출하기 위한 Manager 부분과 VHDL 코드를 합성하는 Synthesizer 부분으로 크게 나눌 수 있다. 이러한 데이터베이스와 응용프로그램은 GUI 등이 지원되는 User Interface를 통하여 사용될 수 있다.
연구성과
첫째, 집적회로 설계시 설계대상 회로의 구조적인 정보를 효율적으로 표현할 수 있는 표현양식과 이러한 구조적인 정보를 이용하여 VHDL 코드를 합성해낼 수 있는 기법을 확보하였다. 또한, 집적회로 설계에 데이터베이스를 활용할 수 있는 기법과 나아가 일반적인 시스템의 모델링에 적용 가능한 기법도 확보하였다. 둘째, 집적회로 설계시 상위수준의 설계 및 검증을 위해 설계자는 설계대상회로를 구성하는 컴포넌트의 세부적인 코딩보다는 전체 회로의 구조에만 신경을 쓰면 되므로 비용과 시간을 절감할 수 있다. 또한, VHDL 코드작성 시 수작업으로 인한 오류 등을 합성에 의한 코드생성으로 줄일 수 있으므로 비용과 시간을 절감할 수 있다. 나아가 직접회로 설계와 관련한 상위수준의 기술을 확보하였고 설계에 활용된 데이터베이스 응용기술도 확보하였다. 셋째, VHDL을 사용하여 집적회로를 설계할 수 있는 인력과 집적회로 설계시 데이터베이스를 활용할 수 있는 인력을 양성하였다. 또한, 연구수행 결과물을 VHDL 이론 및 응용, 직접회로 설계, 데이터베이스 설계 등의 교과과정의 이론강의를 보완할 수 있는 실습도구로 활용하였다.

Abstract ▼

Purpose of Research
VHDL is rapidly becoming a widely used tool in all phases of integrated circuit design from higher-level to lower-level design phase. To alleviate the burden of designers from writing and debugging the detailed VHDL codes, we must devise some kind of computer based tool to sup

Purpose of Research
VHDL is rapidly becoming a widely used tool in all phases of integrated circuit design from higher-level to lower-level design phase. To alleviate the burden of designers from writing and debugging the detailed VHDL codes, we must devise some kind of computer based tool to support the higher-level design which focuses on the global structure of the whole system. The tool must synthesize VHDL codes systematically according to the design objectives given by the designer.
Contents of Research
A family of hierarchical structures of VHDL model will be represented in the form of Model Structure, a unified representation. The model structure itself, in turn, can be formulated in terms of relational tables and then saved in a database. This database approach can help many application programs to be coded in the simple database operations and, furthermore, can exploit the power of database such as the management of large amounts of model structures. The VHDL design process is mainly composed of three phases. First phase is the construction of model structures and then saving them in a database. The model structure here represents all possible hierarchical structures of the target system (top-down) or organizes all possible higher-level structures constructed from primitive components (bottom-up). Second phase is the extraction of a specific structure from the model structures saved in the database. The specific structure can be extracted by a sequence of selections each of which selects one from alternatives represented in the model structure. Third Phase is the synthesis of complete VHDL codes by translating the extracted structure into VHDL and then combining it with primitive components.
Effectiveness of Research
First, this research developed a representation scheme to organize the structural information of systems and a VHDL synthesis methodology that can be applied to the design of integrated circuits. In the development, the database technology was adapted as a basis. Second, the developed methodology can reduce the cost and time to construct VHDL models because designers need to focus only on the high level structures instead of detailed VHDL codes. It can also reduce VHDL coding errors by virtue of an automated model synthesis. Third, this research supports for students to be trained for VHDL designs and database usage. Furthermore, the developed result can also be used as a tool in some courses such as VHDL theory and applications, integrated circuits designs, and database designs.

목차 Contents

• Ⅰ. 연구계획 요약문 ...3
• 1. 국문요약문 ...3
• Ⅱ. 연구결과 요약문 ...4
• 1. 국문요약문 ...4
• 2. 영문요약문 ...5
• Ⅲ. 연구내용 ...6
• 1. 서론 ...6
• 2. 연구방법 및 이론 ...8
• 3. 결과 및 고찰 ...19
• 4. 결론 ...24
• 5. 인용문헌 ...25
• [첨부] ...27