초록 ▼

$\cdot$ 본 개발과제에서의 2단계 연구개발목표는 다중화 기능의 탑재용 DFCC(2 Channel) 개발(4 Set)이다. 이를 위해 1~3차년도 까지는 4 set의 DFCC를 설계/제작하고 기능/성능/환경/전자기적합성 시험을 통해 자체시험을 수행하고 비행체 탑재 장비와의 개별 연동시험을 수행하여 왔으며, 이를 바탕으로 4차 년도에서는 비행체에 장착되는 외부 장비들과 연계하여 지상통합 시험을 수행하였다.
$\cdot$ 본 개발과제는 스마트 무인기 과제들 중에서 가장 먼저 시제품의 제작

$\cdot$ 본 개발과제에서의 2단계 연구개발목표는 다중화 기능의 탑재용 DFCC(2 Channel) 개발(4 Set)이다. 이를 위해 1~3차년도 까지는 4 set의 DFCC를 설계/제작하고 기능/성능/환경/전자기적합성 시험을 통해 자체시험을 수행하고 비행체 탑재 장비와의 개별 연동시험을 수행하여 왔으며, 이를 바탕으로 4차 년도에서는 비행체에 장착되는 외부 장비들과 연계하여 지상통합 시험을 수행하였다.
$\cdot$ 본 개발과제는 스마트 무인기 과제들 중에서 가장 먼저 시제품의 제작/시험이 진행되어 타 과제와 연계한 지상통합시험을 진행하는데 어려움이 없도록 지원하였다. 또한, 설계 시에 고려된 고속연산 능력과 유연성(Flexibility), 확장성(Scalability)은 지상통합시험 중 기능/성능상의 문제발생으로 인한 대규모 수정설계나 변경을 발생하지 않게 하여 초기 설계단계에서부터 제작/시험과정이 성공적이고 우수함을 보였고, 일정진행에도 차질이 없도록 하였다.
$\cdot$ 본 개발과제에서는 1~3차년도 개발을 통해 검증된 개별 장비 간 인터페이스를 기반으로 비행체에 탑재되는 모든 장착장비와의 지상통합시험을 실시하여 2단계 사업을 성공적으로 마무리하였다. 3단계 사업에서는 기 개발된 DFCC를 기반으로 일부 장비와의 통합을 통해 비행체 내부 공간 확보 및 경량화에 기여할 수 있을 것으로 보인다.

Abstract ▼

The unmanned aerial vehicles (UAV) field is one of the most dynamically growing aerospace industry parts. with its increasing growth rate. That's because the UAV have wide-range civil and military applications. so called. intelligence report. reconnaissance. watch. tactical usages, etc.
The UAV n

The unmanned aerial vehicles (UAV) field is one of the most dynamically growing aerospace industry parts. with its increasing growth rate. That's because the UAV have wide-range civil and military applications. so called. intelligence report. reconnaissance. watch. tactical usages, etc.
The UAV need precision guidance control equipments for flight plan. flight environment recognition. collision avoidance, take-off and landing safety. etc. That equipments also perform flight control and autopilot functions. Smart UAV digital flight control computer(DFCC) development requires 2 following technologies.
$\cdot$ Digital Flight Control
Instead of mechanically controlled flight control. digital flight control makes flight stability and controllability improved owing to simultaneously controlled multi surfaces.
$\cdot$ Redundancy
Redundancy is the concept of real-time fault diagnosis and instant fault recovery with several identical digital flight control computers. The redundancy management development needs fault source analysis and no-loss transition techniques.
In these days Korean domestic technology has open local UAV development potential by 'Night Intruder' program. However. that UAV shows technical and functional weakness with compare to global leaders. The Smart UAV program with smart technologies will acquire several new functions and technologies, and it needs flight control computer with high performance and high reliability. So, in the relation with smart technologies, the digital flight control computer development is an essential and priority item. and will be continuously reviewed until the program finalized.

목차 Contents

• 제 1 장 연구개발과제의 개요 ...17
• 제 1 절 연구 개발의 목적 ...17
• 제 2 절 연구 개발의 필요성 ...18
• 1. 기술적 측면 ...18
• 2. 개발기술의 응용 및 파급효과 ...19
• 제 3 절 연구 개발의 범위 ...20
• 제 2 장 국내외 기술개발 현황 ...21
• 제 1 절 국내 기술 현황 ...21
• 1. 국내의 경우 ...21
• 제 2 절 국외 기술 현황 ...22
• 1. 외국의 경우 ...22
• 제 3 절 기술동향 분석 결론 ...22
• 제 4 절 향후전망 ...23
• 1. 기술적 측면 ...23
• 2. 경제 산업적 측면 ...23
• 제 3 장 연구개발 수행내용 및 결과 ...24
• 제 1 절 DFCC 구성 ...24
• 제 2 절 DFCC 시스템 설계 ...26
• 1. 기본구조 ...26
• 2. 성능 ...37
• 3. 소프트웨어 설계 ...79
• 제 3 절 보드별 세부 설계내용 ...109
• 1. CPU 보드 설계 ...109
• 2. ADIO#1 보드 설계 ...120
• 3. ADIO#2 보드 설계 ...127
• 4. ADIO#3 보드 설계 ...134
• 5. Power 보드 및 마더 보드 설계 ...142
• 제 4 장 목표달성도 및 관련분야에의 기여도 ...147
• 제 1 절 1단계 연구개발 목표 및 달성도 ...147
• 1. 1차년도 연구개발 목표 및 달성도 ...147
• 2. 2차년도 연구개발 목표의 달성도 ...148
• 3. 3차년도 연구개발 목표의 달성도 ...149
• 4. 4차년도 연구개발 목표의 달성도 ...150
• 제 2 절 관련분야의 기여도 ...151
• 제 5 장 연구개발결과의 활용계획 ...152
• 제 1 절 추가 연구의 필요성 ...152
• 제 2 절 타 연구에의 응용 ...152
• 제 3 절 기업화 추진 방향 ...152
• 제 6 장 연구개발과정에서 수집한 해외과학기술정보 ...153
• 제 7 장 참고문헌 ...154
• 표 1 년차별 연구 목표 ...20
• 표 2 국내 기술 현황 ...21
• 표 3 국외 기술 현황 ...22
• 표 4 DFCC 기능 ...24
• 표 5 DFCC 제원 ...27
• 표 6 DFCC 보드별 기능 및 구성 ...34
• 표 7 전원공급보드의 전기적 제원 ...36
• 표 8 DFCC 개발도구 목록 ...36
• 표 9 DFCC BIT 항목 ...38
• 표 10 CCDL 송신부 신호내용 ...42
• 표 11 CCDL 수신부 신호내용 ...43
• 표 12 CCDL 데이터 포맷 ...44
• 표 13 CCDL 제어 레지스터 ...45
• 표 14 CCDL Pin Description ...46
• 표 15 CCDL 내부 레지스터 ...47
• 표 16 CCDL H/W Port 티Memory Map ...51
• 표 17 CPUU/IOC Dual Port Communication Area Memory Map ...52
• 표 18 DFCC 개발장비의 고장율 ...72
• 표 19 전자기 복사규격 ...76
• 표 20 CPU 보드 구성 ...110
• 표 21 DFCC 시스템 메모리 맵 ...111
• 표 22 SW1 셋팅 ...112
• 표 23 SW2 셋팅 ...113
• 표 24 Local Channel Fail Logic ...114
• 표 25 Reset 입력 ...115
• 표 26 Discrete 신호 특성 ...119
• 표 27 모듈별 상세 내용 ...119
• 표 28 ADIO#1 보드 구성 ...121
• 표 29 ADIO#1 메모리 맵 ...122
• 표 30 ADIO#2 보드 구성 ...127
• 표 31 ADIO#2 메모리 맵 ...129
• 표 32 ADIO#3 보드 구성 ...134
• 표 33 ADIO#3 메모리 맵 ...135
• 표 34 Discrete Input Bit Map ...135
• 표 35 Discrete Output 1 Bit Map ...138
• 표 36 Discrete Output 2 Bit Map ...138
• 표 37 Discrete Wrap Around Logic 1 Bit Map ...140
• 표 38 Discrete Wrap Around Logic 2 Bit Map ...141
• 표 39 Power 보드 구성 목록 ...143
• 표 40 출력 전원 ...144
• 표 41 필터 부품표 ...144
• 표 42 감쇄량 ...145
• 표 43 마더보드 구성 ...146
• 표 44 1차년도 연구개발목표 ...147
• 표 45 2차년도 연구개발목표 ...148
• 표 46 3차년도 연구개발목표 ...149
• 표 47 4차년도 연구개발목표 ...150
• 그림 1 DFCC 내부 구성도 ...25
• 그림 2 DFCC 외부 형상 ...28
• 그림 3 FM DFCC 외형도 ...28
• 그림 4 제작된 DFCC 하우징 ...29
• 그림 5 CPU 및 ADIO 보드의 외형도 ...29
• 그림 6 CPU 및 ADIO 보드 전도판 결합모습 ...30
• 그림 7 전원공급보드의 외형도 ...30
• 그림 8 전원공급보드 조립 완성도 ...30
• 그림 9 마더보드의 외형도 ...31
• 그림 10 CPU 보드 ...32
• 그림 11 ADIO#1 보드 ...32
• 그림 12 ADIO#2 보드 ...33
• 그림 13 ADIO#3 보드 ...33
• 그림 14 보드별 기능 및 구성 ...34
• 그림 15 전원 BIT ...39
• 그림 16 A/D, D/A 변환 BIT ...39
• 그림 17 보드들 사이의 통신 BIT ...40
• 그림 18 외부점검 진단 ...40
• 그림 19 상세 인터페이스 ...41
• 그림 20 CCDL 송신부 ...42
• 그림 21 CCDL 수신부 ...42
• 그림 22 CCDL 외부 인터페이스 ...43
• 그림 23 CCDL 구성 ...43
• 그림 24 CCDL 타이밍과 비트 포맷 ...44
• 그림 25 CCDL Transmitte Diagram ...55
• 그림 26 CCDL Receiver State Diagram ...56
• 그림 27 Watch Dog Timer Diagram ...62
• 그림 28 Channel Fail Logic Diagram ...64
• 그림 29 DFCC OFP 스케줄링 ...65
• 그림 30 동기화 초기과정의 Timing ...66
• 그림 31 Local X 채널의 RTC 값 획득 시점 ...66
• 그림 32 동기화 Phase 1 ...67
• 그림 33 동기화 Phase 2 ...68
• 그림 34 입력 값 차이로 고장 채널 판별 ...69
• 그림 35 개별 채널에 대한 이상 유무 판별 ...69
• 그림 36 탑재통신제어기 상/하향 링크 ...70
• 그림 37 안테나 방향 제어 ...70
• 그림 38 통신두절 시 비상조치 ...71
• 그림 39 필터 설계공정 프로세스 ...76
• 그림 40 VxWorks를 사용한 S/W 구조도 ...79
• 그림 41 S/W 구조도 ...80
• 그림 42 VxWorks를 사용한 메모리 맵 ...84
• 그림 43 CPU 보드의 메모리 맵 ...85
• 그림 44 SIO 인터페이스 ...101
• 그림 45 내부 인터페이스 ...109
• 그림 46 CPU 보드 블록도 ...110
• 그림 47 시스템 주소 맵 ...112
• 그림 48 시스템 Configuration ...113
• 그림 49 Channel Fail Interface ...114
• 그림 50 Reset Logic ...115
• 그림 51 2.5V 전원 생성부 ...116
• 그림 52 Voltage Sequence ...116
• 그림 53 Voltage Sequence ...116
• 그림 54 2.0V 전원 생성부 ...117
• 그림 55 Voltage Sequence ...117
• 그림 56 Voltage Sequence ...117
• 그림 57 External Input Interface ...118
• 그림 58 Discrete I/O Interface ...118
• 그림 59 System Clock 생성부 ...119
• 그림 60 ADIO#1 기능 블록도 ...121
• 그림 61 ARINC-429 인터페이스 회로도 ...124
• 그림 62 RS-232 인터페이스 회로도 ...125
• 그림 53 CCDL 시스템 구성 ...125
• 그림 64 CCDL 시스템 회로도 ...126
• 그림 65 ADIO#2 기능 블록도 ...128
• 그림 66 R-422 인터페이스 회로도 ...130
• 그림 67 ADC 시스템 구성도 ...130
• 그림 68 ADC 시스템 회로도 ...131
• 그림 69 DAC 시스템 구성도 ...131
• 그림 70 DAC 시스템 회로도 ...132
• 그럼 71 ADIO#3 기능 블록도 ...134
• 그림 72 엔진 인터페이스 회로도 ...136
• 그림 73 SPARE 인터페이스 회로도 ...137
• 그림 74 Discrete 출력 회로도 ...139
• 그림 75 Discrete Wrap Around 회로도 ...140
• 그림 76 Power 보드 부품 배치도 ...143
• 그림 77 필터 회로도 ...144
• 그림 78 감쇄 특성 구성도 ...145
• 그림 79 필터 비형도 ...145