초록 ▼

$\circ$ 1단계(3년) : 6/12 Mbps의 복합위상 신호를 적용한 다중접속 칩셋개발 (목표상향조정 : 당초 계획은 5Mbps)
- 시스템 규격 (PHY, MAC Layer) 연구 개발
- 6/12 Mbps의 다중접속 신호처리 기술 및 HMA 신호처리 연구
- 6/12 Mbps의 다중접속 핵심 칩셋 IP 및 Test 플랫폼 개발
$\circ$ 2단계(2년) : 54/108 Mbps의 복합위상 신호를 적용한 다중접속 칩셋 개발 (목표상향조정 : 당초 계획은 20Mbp

$\circ$ 1단계(3년) : 6/12 Mbps의 복합위상 신호를 적용한 다중접속 칩셋개발 (목표상향조정 : 당초 계획은 5Mbps)
- 시스템 규격 (PHY, MAC Layer) 연구 개발
- 6/12 Mbps의 다중접속 신호처리 기술 및 HMA 신호처리 연구
- 6/12 Mbps의 다중접속 핵심 칩셋 IP 및 Test 플랫폼 개발
$\circ$ 2단계(2년) : 54/108 Mbps의 복합위상 신호를 적용한 다중접속 칩셋 개발 (목표상향조정 : 당초 계획은 20Mbps)
- 고속 제어신호처리용 최적화 알고리듬 연구
- 54/108 Mbps의 다중접속 신호처리 최적화 기술 및 HMA 신호처리 연구
- 54/108 Mbps의 핵심 칩셋 IP 및 Test 플랫폼 개발

Abstract ▼

$\circ$ 1st Stage(3 year) : Development of 6/12Mbps multiple access chipset using multi-phase signal
- Development of system specifications(PHY, MAC layer)
- Study on 6/12Mbps multiple access signal processing technique and HMA signal processing
- Development of core IPs for 6/12

$\circ$ 1st Stage(3 year) : Development of 6/12Mbps multiple access chipset using multi-phase signal
- Development of system specifications(PHY, MAC layer)
- Study on 6/12Mbps multiple access signal processing technique and HMA signal processing
- Development of core IPs for 6/12Mbps multiple access chipset and its test platform
$\circ$ 2nd Stage(2 year) : Development of 54/108Mbps multiple access chipset using multi-phase signal
- Study on the optimization of high-speed signal processing algorithm
- Study on the optimization of signal processing technique for 54/108Mbps multiple access and HMA signal processing
- Development of core IPs for 54/108Mbps multiple access chipset and its test platform

목차 Contents

• 표지 ...1
• 제출문 ...3
• 요약문 ...4
• SUMMARY...8
• CONTENTS ...12
• 목차 ...15
• 제1장 서론 ...18
• 제1절 연차별 연구개발 목표 및 내용 ...22
• 제2장 PHY/MAC Layer 규격 연구 및 알고리즘 개발 ...27
• 제1절 Physical Layer 규격 연구 및 알고리듬 개발 ...27
• 1. Physical Layer 알고리듬 개발 ...27
• 2. Physical Layer 규격 연구 ...119
• 제2절 데이터 링크 계층 규격 연구 및 알고리즘 개발 ...162
• 1. 개요 ...162
• 2. MAC Layer Function ...170
• 3. MAC 프레임 구조 ...176
• 제3장 PHY/MAC Layer 구현 ...188
• 제1절 Physical Layer 구현 ...188
• 1. 송신부 ...188
• 2. 채널 모델링 ...202
• 3. 수신부 구현 ...204
• 4. 수신기 전체 시뮬레이션 및 성상도 ...233
• 제2절 MAC Layer 구현 ...242
• 1. 개요 ...242
• 2. MAC H/W ...247
• 3. MAC F/W & S/W ...257
• 제4장 다중 접속 SoC 개발 ...261
• 제1절 개요 ...261
• 제2절 SoC 시스템 개요 ...261
• 1. 임베디드 프로세서와 메모리 ...262
• 2. Peripherals ...265
• 3. DMA 설계 ...269
• 4. External Bus Interface ...275
• 5. Clock 구조 및 저전력 모드 ...277
• 제3절 Host Interface ...278
• 1. PCMCIA 슬래이브와 범용 슬래이브 ...278
• 2. USB 인터페이스 ...280
• 제4절 FPGA 검증 및 ASIC 제작 ...285
• 1. FPGA 검증 ...285
• 2. ASIC 제작 ...287
• 3. ASIC 검증 ...289
• 제5장 응용 프로그램 개발 ...294
• 제1절 디바이스 드라이버 개요 ...294
• 1. 디바이스 드라이버의 개념 ...294
• 2. 디바이스 드라이버의 종류 ...295
• 3. 디바이스 드라이버 동작방식 ...297
• 4. 디바이스 드라이버의 플러그 앤 플레이 절차 ...298
• 제2절 PCMCIA 네트워크 드라이버 개발 ...299
• 1. PCMCIA 아키텍쳐 ...299
• 2. PCMCIA 네트워크 드라이버 패킷 흐름 ...302
• 3. PCMCIA Miniport Driver의 구조 ...303
• 4. PCMCIA Miniport Driver와 Koinonia간의 통신 방법 ...304
• 제3절 USB 네트워크 드라이버 개발 ...306
• 1. USB 아키텍쳐 ...306
• 2. USB 네트워크 드라이버 패킷흐름 ...308
• 3. USB Miniport Driver의 구조 ...309
• 4. USB Miniport Driver와 Koinonia간의 통신 방법 ...310
• 제4절 응용프로그램 및 시스템 개발 ...313
• 제6장 기술 이전 및 Field Test ...316
• 제1절 기술 이전 ...316
• 제2절 Field Test ...330
• 1. 테스트 환경 ...330
• 2. 양방향 통신 테스트 결과 ...331
• 3. 양방향 통신 테스트 결과 데이터 ...331
• 제3절 ASIC Chip Test ...334
• 1. Test Result Table ...334
• 2. Internal IP Test ...334
• 3. Functional Test ...343
• 제7장 결론 ...350
• 부록 A : ISO/IEC JTC1 WG6 standard draft ...352
• 부록 B : KWPAN1100 datasheet ...354
• 부록 C : KWPAN1100 Brief manual ...356