초록 ▼

최종목표
○ PCB 내장형 박막 커패시터 개발
- PCB 내장형 고주파 박막 커패시터 개발
․정전용량 : 5 pF
․품질계수 (Q) : 100 이상 (@1 GHz)
․동작전압 : 10 V
․적용온도 : -55 ~ +125℃
․절연저항 : 1000 ㏁ 이상
․제품사이즈 : 0.4 mm × 0.2 mm × 0.15 mm
․신뢰성 : 고온고습(85℃, 85%) 1000시간
- PCB 내장형 고용량 박막 커패시터 개발
․정전용량 : 3 nF
․유전손실 : 5.0% 이하 (1

최종목표
○ PCB 내장형 박막 커패시터 개발
- PCB 내장형 고주파 박막 커패시터 개발
․정전용량 : 5 pF
․품질계수 (Q) : 100 이상 (@1 GHz)
․동작전압 : 10 V
․적용온도 : -55 ~ +125℃
․절연저항 : 1000 ㏁ 이상
․제품사이즈 : 0.4 mm × 0.2 mm × 0.15 mm
․신뢰성 : 고온고습(85℃, 85%) 1000시간
- PCB 내장형 고용량 박막 커패시터 개발
․정전용량 : 3 nF
․유전손실 : 5.0% 이하 (1 kHz)
․동작전압 : 6.3 V
․온도특성 : X5R (-55 ~ +85℃, ± 15%)
․절연저항 : 100 ㏁ 이상
․제품사이즈 : 0.4 mm × 0.2 mm × 0.15 mm
․신뢰성 : 고온고습(85℃, 85%) 1000시간

개발내용 및 결과
․ 0402 (0.4 mm × 0.2 mm × 0.15 mm) size 고주파 커패시터 개발
․ 0402 (0.4 mm × 0.2 mm × 0.15 mm) size 고용량 커패시터 개발
․ 고온 고습 (85℃, 85%) 1000 hr 신뢰성 검증
․ 초박막 커패시터 가속 시험법 개발 및 신뢰성 검증 (온도,전압, 시간)
․ 4 inch 기준 유전체 박막을 적용한 제품 수율 향상 위한 공정 최적화
․ 1000 nF/㎠이상의 정전용량 밀도를 갖는 강유전체(BTO, BST) 박막 라이브러리 구축
․ 고용량 박막 커패시터 소자의 신뢰성 평가
․ 고용량 내장형 커패시터 다층 박막 형성 기술 개발
․ 5층 박막 커패시터 Mask 디자인 설계
․ 5층 박막 커패시터 제조를 위한 식각공정 개
․ Si 기판위에 BaTi₄O₉/Ba₂Ti₉O₂0 (TiO₂-rich BaO-TiO₂) 박막의 저온 형성 기술 개발
․ 저온 성장시 결정화 가능한 박막 성장 조건 연구
․ 결정질, 비정질 구조에 따른 유전특성과의 상관관계 연구
․ 고주파에서의 유전손실 측정 및 평가 (Q≥100 @ 1GHz)
․ 저손실 고용량 내장형 박막 capacitor 형성 연구개발
Si 기판위에 TiO₂와 MnO₂가 첨가된 Bi₅Nb₃O₁₅ 또는 Bi₄T₃O₁₂ 박막의 저온 형성 기술 개발
․ flexible 기판 위에서의 저온(300℃ 이하) Bi₅Nb₃O₁₅ 또는 Bi₄T₃O₁₂ 박막 형성 공정 확립
․ 극저손실 (Q-factor 100) 및 저손실 (Q-factor 50) 내장형 박막 capacitor 소자의 전기적 및 신뢰성 특성 평가

기술개발 배경
o 최근 스마트폰을 중심으로 한 무선통신시장의 급격한 신장에 따른 휴대기기의 경량화과 고기능화, 복합화의 추세에 따라 전자 회로의 고밀도 실장, 고속화의 요구가 점점 커지고 있다. 또한, 스마트 무선통신기기 사용량 증가로 대량의 무선정보전달 기술의 필요성이 증가하게 되면서, 고주파용 전자통신회로의 응용사례가 급격히 증가는 가운데, 기존의 PCB를 사용하면서 고주파 특성에 대한 시장의 요구에 대응하기 위한 시스템 내에서의 패키지 기술 필요성이 증가하고 있다.
o 특히, 현재 2차원적인 반도체 및 이동 통신 소자의 집적도를 높이기 위해 새로운 기술적 제조방법들에 대한 연구가 활발하게 진행되고 있는 가운데, 집적도 향상을 위해 현재 가장 주목 받고 있는 기술이 바로 3차원 접속 기술을 통해 칩의 집적도를 높이는 것이다. 현재 MCM (multichip module)과 적층패키지 등은 휴대용 전자제품과 고성능제품 등에 많이 적용되고 있는 3차원 패키징 기술의 하나이며, 또한 소자의 집적도를 높이는 요구와 함께 다양한 소자들과 서로 다른 특성과 기능의 칩들을 하나의 마이크로시스템으로 제조하는 기술들도 요구되고 있다.

핵심개발 기술의 의의
현재 상용되고 있는 내장형 커패시터의 경우 1~2 nF/cm 의 낮은 정전용량 특성을 갖고 있기 때문에 표면 실장된 개별 칩 커패시터들을 대체할 수 없으며, 전자부품의 실장 밀도를 향상시키기에 많은 제약이 있다. 본 과제에서는 현재까지 구현 할 수 없었던 고용량의 내장형 박막 커패시터를 구현하고, 현재 사용되고 있는 칩 커패시터들의 성능 중 대부분을 대체 할 수 있는 기술을 구현하고자 한다. 뿐 만 아니라 이와 관련된 원천기술을 선점하므로 서 각종 능동 및 수동소자 및 복합소자의 집적화 기술, 유연소자 기술과 투명소자 기술에도 접목될 수 있는 새로운 기술을 선두 할 수 있는 기틀을 마련할 것이다.

적용 분야
스마트 폰, IoT용 모듈, Display, 센서 모듈, 통신 모듈

(출처 : 기술개발사업 최종보고서 초록)

목차 Contents

• 표지 ... 1
• 제 출 문 ... 2
• 기술개발사업 최종보고서 초록 ... 3
• 기술개발사업주요연구성과 ... 10
• 목차 ... 17
• 제 1 장 서론 ... 18
• 제 1 절 과제의 개요 ... 18
• 제 2 장 과제 수행의 내용 및 결과 ... 23
• 제 1 절 최종 목표 및 평가 방법 ... 23
• 제 2 절 단계 목표 및 평가 방법 ... 25
• 제 3 절 연차별 개발 내용 및 개발 범위 ... 28
• 제 4 절 수행 결과의 보안등급 ... 40
• 제 5 절 유형적 발생품(연구시설, 연구장비 등) 구입 및 관리현황 ... 41
• 제 3 장 결과 및 사업화 계획 ... 42
• 제 1 절 연구개발 최종 결과 ... 42
• 1. 연구개발 추진 일정 ... 42
• 2. 연구개발 추진 실적 ... 43
• 3. 기술개발 결과물 ... 161
• 제 2 절 연구개발 추진 체계 ... 166
• 제 3 절 시장 현황 및 사업화 전망 (당초 기술개발 시작 시점의 조사와 변화된 것 위주로 기술) ... 170
• 제 4 절 고용 창출 효과 ... 173
• 제 5 절 자체보안관리진단표 ... 174
• 끝페이지 ... 175