초록 ▼

Ⅳ. 연구개발결과
1. 고감도/고분해능 RF ASIC 설계/제작
간섭 제거 장치의 RF 하향변환부를 집적화한 고감도/고분해능 RF ASIC의 하드웨어는 총 3회에 걸쳐 대만의 TSMC사의 0.18um CMOS 공정으로 설계/제작되었다.
RF ASIC은 동일한 기능을 가지는 2채널의 L1/L2 band의 구조로 LNA, MIXER, TIA, IQ BBA, 14 bit ADC, LVDS, PLL, SPI로 이루어져 있으며, 디지털부와의 인터페이스를 위해 350MHz clock을 동기로 사용하는 LVDS 방식을 사용한다.

Ⅳ. 연구개발결과
1. 고감도/고분해능 RF ASIC 설계/제작
간섭 제거 장치의 RF 하향변환부를 집적화한 고감도/고분해능 RF ASIC의 하드웨어는 총 3회에 걸쳐 대만의 TSMC사의 0.18um CMOS 공정으로 설계/제작되었다.
RF ASIC은 동일한 기능을 가지는 2채널의 L1/L2 band의 구조로 LNA, MIXER, TIA, IQ BBA, 14 bit ADC, LVDS, PLL, SPI로 이루어져 있으며, 디지털부와의 인터페이스를 위해 350MHz clock을 동기로 사용하는 LVDS 방식을 사용한다. 주파수 변환을 위한 주파수 합성기(PLL)는 각 채널당 하나씩 설계되어 있으며 ADC의 Sampling Clock 및 LVDS의 Clock 제공용 정수형 PLL이 두 개의 채널에 각각 50MHz와 350MHz Clock을 공급하고 있다. 또한 Band-Gap reference 및 Low Drop-out Voltage Regulator가 설계되어 있어 칩 내부에 안정적인 전원 공급을 한다. 본 RF ASIC의 RF 구조는 Direct Conversion 구조로 IF 주파수를 사용하지 않고 직접 변환 방식으로 BBA(Base Band Analog)로 변환하는 방식으로서 높은 Resolution을 갖는 ADC를 사용하는 경우 ADC의 구현이 용이하게 된다. 본 RF ASIC은 협대역 간섭제거 장치의 요구사항에 부합하도록 LNA, Mixer, Baseband 등의 각 세부 블록의 이득, 잡음지수, 선형성 등을 고려하였으며, 높은 선형성과 높은 동적 특성을 가지면서도 전력이 적게 소모되도록 최적화 설계되었다. 최초 설계로 진행된 1차 칩의 문제점을 파악하고 측정 결과를 바탕으로 2차 칩의 설계를 진행하였으며, 2차 칩의 안정성 및 새로운 문제점을 도출하고 원인을 분석하여 최종 3차 칩의 제작을 진행하여 안정적인 결과물을 얻게 되었다. 최종 제작된 3차 칩은 5.6 x 5.0 ㎟의 칩 면적을 가지며 10.0 x 10.0 ㎟의 68pin QFN type으로 package 되었다.

2. 소형 간섭제거장치 하드웨어 설계/제작
소형 간섭제거장치 하드웨어는 GPS L1용 간섭신호 제거 장치로 총 4차에 걸쳐 제작되었으며, 1차로 RF 부품 기반(RF Component Base) 시작품(Prototype)을 제작하여 디지털 신호처리와 FPGA 알고리즘을 검증하였다. 2차에서부터 4차 하드웨어는 제작된 각 RF ASIC의 기능/성능을 검증하고 실제 목표로 하는 하우징의 형태를 갖추도록 제작하였다. 본 과제에서 개발된 RF ASIC은 1차로 설계한 시작품의 RF-D 부분인 LNA, Mixer, Local PLL, IF Filter, IF Amp, ADC, ADC PLL의 기능을 모두 포함하며 이로 인해 RF ASIC을 적용한 2차에서 4차까지의 시작품 하드웨어는 1차 시작품 하드웨어에 비해 RF-D부의 면적을 상당히 줄일 수 있었다. 또한 2차에서 4차까지의 시작품 하드웨어는 1차에서 발견한 설계 오류를 보완/적용하였다. 1차를 제외한 2차에서 4차까지의 시작품 하드웨어는 회로 부분은 크게 변경되지 않았으며 RF-D부 크기는 1차의 컴포넌트 위주로 구성된 36mm x 52.5mm의 크기에 비해 약 50% 줄어 27.5mm x 36mm안에 배치 되었다. 또한, RF-U부도 기존 1~2차 시작품 보드에서 2stage 상향 변환 방법을 썼던 것에 비해 3~4차 시작품 보드에서는 1stage 상향 변환을 적용하여 상당한 면적을 줄일 수 있었다.

3. 항간섭 알고리즘 구현
협대역 간섭신호처리 알고리즘에서 주파수축의 간섭 제거 기법을 사용하기 위해 디지털 FFT/IFFT를 구현하였다. 또한 변환된 주파수축의 신호를 기준으로 입력되는 신호의 노이즈 수준을 찾아야한다. 협대역 간섭신호처리 알고리즘에서는 이를 위해 중간값 필터를 사용하였으며, FFT 출력 결과에서 대역내의 신호만을 크기 순서로 나열하고 중간의 값을 가져와 임계치(Threshold)를 구하게 된다. 구한 임계치를 기준으로 그 이상되는 신호는 간섭 신호로 가정하여 제거하는데, 정상적인 GPS 신호는 임계치 이하의 노이즈에 포함되어 있어 간섭 제거 알고리즘을 거치더라도 신호 손실은 극히 미약한 수준이다.

4. 시험 평가내용
RF ASIC의 성능 측정은 칩 수준의 성능 측정을 위한 별도의 PCB를 설계/제작하여 측정하였으며 3차 RF ASIC을 기준으로 모든 요구 규격을 만족하여 시작품에 적용 가능함을 확인하였다.
소형 간섭제거장치 하드웨어는 민수용으로 적용하기 위해 사용자의 요구 사항에 부합하도록 환경시험, 전자파시험, 전기안전규격 시험을 진행하였으며 모든 경우 정상 동작하였음을 확인하였다. 또한, 항간섭 알고리즘 시험(성능시험, 무반향 챔버시험, 야외 시험)을 진행하여 GPS 수신기 단독으로 사용할 때보다 간섭신호 제거 장치를 GPS 수신기와 함께 사용했을때 25dB이상의 더 큰 간섭 신호에서도 항법이 정상적으로 수행됨을 확인하여 목표 간섭 제거 성능 25dB를 상향하는 간섭신호 제거 장치를 개발한 것으로 평가된다.

(출처 : 요약문)

Abstract ▼

Ⅳ. Result of the R&D
High sensitivity/High resolution RF ASIC Design/Produce Interference suppression unit that include RF ASIC hardware has designed and produced 3 times by Taiwan TSMC company’s 0.18um CMOS process.

RF ASIC is consist of same functional two channel L1/L2 band structure wi

Ⅳ. Result of the R&D
High sensitivity/High resolution RF ASIC Design/Produce Interference suppression unit that include RF ASIC hardware has designed and produced 3 times by Taiwan TSMC company’s 0.18um CMOS process.

RF ASIC is consist of same functional two channel L1/L2 band structure with LNA, MIXER, TIA, IQ BBA, 14 bit ADC, LVDS, PLL, SPI, and using LVDS style with 350MHZ clock for interface with digital part. Frequency PLL for frequency conversion is designed one for each channel and sampling clock for supplying to ADC & LVDS in integer PLL are providing two channels, each 50MHz와 350MHz Clock. And design of band-gap reference & low drop-out voltage regulator will stablilize the power supply to inside of the chip.

This RF ASIC’S RF has a direct conversion structure and is not using IF frequency for implementing ADC easily with direct conversion to BBA by using ADC with high resolution.

This RF ASIC for narrow band interference suppression unit’s design focused on fulfillment of its requirement. Considered detailed part of the LNA, Mixer, Baseband etc. and high linearyty, dynamic range with low power consumption for the design. Apprehended a points from the First chip produced with the first design. Proceeded second design of the chip and found new problems and did casual analysis for third design.

Third design and production of the chip came out successfully with the result of analysis from the second design. Final chip has a size of 5.6 x 5.0 ㎟ and packaged with 10.0 x 10.0 ㎟ with 68pin QFN type.

2. Hardware Design/Production of Down Sized Interference Suppression Unit
Hardware of small unit is only for GPS L1 and had total 4 phase of production. First phase, RF component base prototype produced for testing digital signal process and FPGA algorithm. From the 2nd to 4th phase, performed RF ASIC’s functional/performance test and tried to produce real shaped hardware. RF ASIC developed from this project could reduced the size of the RF-D since RF-D, design from the 1st phase was including all the functions of LNA, Mixer, Local PLL, IF Filter, IF Amp, ADC, ADC PLL and from the second phase RF ASIC could be implemented. And error found during the 1st phase has been modified and new design has implemented for 2nd ~4th phase. No major changes on hardware circuit made except 1st phase and the size of the RF-D reduced from 36mm x 52.5mm to 27.5mm x 36mm, 50% downsized. Size of the RF-U also reduced the size by using direct conversion structure.

3. Anti-Jam Algorithm
To remove jamming from the frequency domain, digital FFT/IFTT has implemented from the narrow band anti-jam algorithm. And input signal based on converted frequency domain, noise level should be found.
Narrow band interference suppression algorithm used a median filter and from the result of FFT output, list the signal within the band by size-ordered and calculate threshold from the median value. Fix the calculated threshold as a standard and remove noise above the standard but normal GPS signal is included in below thermal noise and signal loss level is very low after going through the interference suppression algorithm.

4. Test and Evaluation
Designed/Produced additional PCB for the performance evaluation of the RF ASIC and passed the 3rd phase RF ASIC standard. To fulfill end user’s requirement for application of hardware of small anti-jam unit to civilian market, passed environment test, EMI test and electric safety test.

Also performed performance test, anechoic chamber room test, and outside test to prove performance of the unit. Result shows more than 25dB better performance compare to GPS receiver itself and achieved target number for the project.

(출처 : SUMMARY)

목차 Contents

• 표지 ... 1제 출 문 ... 2요 약 문 ... 3S U M M A R Y ... 8C O N T E N T S ... 13목차 ... 14제 1 장 서론 ... 15 제 1 절 개발배경 및 목적 ... 15 제 2 절 연구개발 개요 ... 16 제 3 절 연구개발 필요성 ... 19제 2 장 국내외 기술개발 현황 ... 21 제 1 절 소요기술 분석 및 확보 현황 ... 21 제 2 절 국·내외 기술개발현황 ... 23제 3 장 연구개발수행 내용 및 결과 ... 26 제 1 절 연구개발수행 내용 ... 26 제 2 절 시작품 성능시험 평가내용 ... 189제 4 장 연구개발목표 달성도 및 대외기여도 ... 202 제 1 절 연도별 연구목표 및 달성도 ... 202 제 2 절 대외기여도 ... 204제 5 장 연구개발결과의 활용계획 ... 206제 6 장 참고문헌 ... 207부록 ... 209 제 1 절 RF ASIC 세부 규격 및 레지스터 맵 ... 209 제 2 절 간섭제거장치 시험성적서 ... 237끝페이지 ... 240