[논문]능동위상배열 레이더 적용을 위한 FPGA 기반 실시간 적응 빔 형성기 설계 및 구현

김동환; 김은희; 박종헌; 김선주

doi:10.5515/kjkiees.2015.26.4.424

[국내논문] 능동위상배열 레이더 적용을 위한 FPGA 기반 실시간 적응 빔 형성기 설계 및 구현
Design and Implementation of FPGA Based Real-Time Adaptive Beamformer for AESA Radar Applications 원문보기

韓國電磁波學會論文誌 = The journal of Korean Institute of Electromagnetic Engineering and Science, v.26 no.4, 2015년, pp.424 - 434

김동환 (국방과학연구소 제3기술연구본부) , 김은희 (세종대학교 국방시스템공학과) , 박종헌 (에델테크) , 김선주 (국방과학연구소 제3기술연구본부)

초록
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위상배열 레이더 시스템에서 간섭과 재밍을 제거하기 위하여 적응빔 형성 알고리즘이 폭넓게 사용되고 있다. 최근에 와서 FPGA 기술의 발전으로 적응빔 형성 알고리즘의 실시간 처리가 가능하게 되었다. 본 논문에서는 능동위상배열 레이더를 개발하기 위해 전단신호처리기에 적용한 적응빔 형성기의 FPGA 기반 실시간 구현방법을 제안하였다. 개방형 VPX 벡플레인을 통한 통신의 상용 FPGA 보드를 활용하여 콤팩트한 적응빔 형성기를 개발하였다. 이 적응빔 형성기는 역행렬을 구하기 위해 QR 분해와 역 치환을 포함한 수많은 고속의 복소 신호처리와 벡터 및 행렬 연산으로 구성하였다. 구현 결과, FPGA를 통한 적응빔 형성 결과와 매트랩을 통한 시뮬레이션 결과가 일치함을 보였다. 또한, FPGA를 통한 적응빔 형성 알고리즘의 실시간 처리가 가능하여 능동위상배열 레이더 시스템에 적용 가능함을 확인하였다.

Abstract ▼ AI-Helper

Adaptive beamforming algorithms have been widely used to remove interference and jamming in the phased array radar system. Advances in the field programmable gate array(FPGA) technology now make possible the real time processing of adaptive beamforming (ABF) algorithm. In this paper, the FPGA based real-time implementation method of adaptive beamforming system(beamformer) in the pre-processor module for active electronically scanned array(AESA) radar is proposed. A compact FPGA-based adaptive beamformer is developed using commercial off the shelf(COTS) FPGA board with communication via OpenVPX(Virtual Path Cross-connect) backplane. This beamformer comprises a number of high speed complex processing including QR decomposition & back substitution for matrix inversion and complex vector/matrix calculations. The implemented result shows that the adaptive beamforming patterns through FPGA correspond with results of simulation through Matlab. And also confirms the possibility of application in AESA radar due to the real time processing of ABF algorithm through FPGA.

주제어

AI 본문요약
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문제 정의

본 논문에서는 능동위상배열 레이더에 적용되는 실시간 적응빔 형성기를 설계하고, COTS FPGA 보드로 구현한 결과를 제시하였다. 구현한 적응빔 형성기의 실시간성을 확보하기 위해 MVDR 방식의 빔 형성 알고리즘을 적용하고, 적응빔 가중치 계산에 필요한 공분산 행렬의 역행렬은 QRD-RLS 알고리즘을 사용하였다.

가설 설정

배열의 간격은 운용주파수의 λ/2 간격으로 등 간격을 가진 직사각형 형태의 안테나를 가정하였다.
안테나의 지향각도는 방위각(Az), 고각(El) 방향으로 각각 2, –3도를 설정하였으며, 먼저 디지털 빔을 형성한 후에 (Az, El)=(0°, 0°) 위치에 재머(jammer)가 존재하는 것으로 가정하고, 적응 빔 형성을 수행하였다.

제안 방법

2-2절에서 선정한 적응빔 형성 알고리즘을 FPGA에 구현하기에 앞서 적응빔 형성에 필요한 부배열을 가정하고, 실제로 FPGA로 구현한 결과와 상호 비교 검증하기 위하여 시뮬레이션을 수행하였다.
적응 빔 형성을 위한 가중치 연산 블록은 training 데이터로부터 공분산을 구하는 과정과 QRD와 역 치환을 통해 역행렬을 구하는 과정으로 구성된다. QRD를 수행하는 방식은 Givens rotations을 이용한 McWhirter의 시스톨릭 배열을 변형하여 사용하였다^[10],[11]. 그림 9는 4×4 입력 행렬에 대한 시스톨릭 배열을 설명한 그림이다.
기존에는 일반적으로 디지털 신호처리기(DSP: Digital Signal Processor)를 사용하여 적응빔 계수 연산을 하는데 반해, 본 논문에서는 FPGA를 사용하여 연산을 수행하였다. DSP를 기반으로 하는 시스템은 소프트웨어 툴을 통해 프로그래밍 환경에서 구현하기 때문에, 초기 개발단계에서 수정과 성능 개선 및 디버깅이 매우 빠르고 용이한 반면, DSP 기반 시스템의 특성상 여러 프로세스간 임무(task) 스케줄링 및 리소스를 공유함으로써 다른 프로세싱 작업이 동일한 리소스를 선점하거나, 임무 스케줄링 우선 순위에서 밀릴 경우 실행이 지연되는 문제가 발생할 수 있다.
이렇게 전단 신호처리기로 들어온 기저대역 디지털 신호는 하나의 광 채널에 각각 4개의 부 배열 신호가 들어있기 때문에, 부배열별로 데이터를 정렬한 후에 적응 빔을 형성하기 위해 가중치 연산 블록과 빔 형성 블록으로 입력된다. 본 논문에서 설계 및 구현한 적응 빔 형성기가 적용된 능동위상배열 레이더 시험시제의 안테나 장치는 적응 빔 형성을 위한 디지털 빔의 특성 및 성능 비교와 레이더의 이중화(redundancy)를 위해 별도의 아날로그 모노펄스 빔 형성을 위한 채널을 가지고 있으며, 이 데이터를 처리하기 위해 전단 신호처리기 내부에 다채널 수신 조립체로부터 수신된 데이터를 정렬한 후에 적응빔 형성이나 디지털 빔 형성 블록을 거치지 않고, 다음 기능블록으로 갈 수 있도록 구성하였다. 디지털 빔 형성 채널의 특성 및 적응빔 형성기의 성능은 아날로그 빔 형성 채널의 특성 및 두 채널에 대한 성능시험 결과로 확인되었다^[5].
본 논문에서는 최신의 상용(COTS) FPGA 보드를 활용하고, 부배열 단에서의 디지털 빔 형성 구조를 적용하여, 적응빔 형성에 필요한 복잡한 가중치 연산을 컴팩트한 시스템으로 구성함으로써 실시간성과 알고리즘 실행의 안정성을 확보하였고, 능동위상배열 레이더 시스템에 적용하여 성능 시험을 수행하였다^[5]. 또한, 이렇게 구현된 결과는 시뮬레이션 결과와 비교하여 검증하였다.
시뮬레이션 한 빔 형성 결과를 토대로 입력 파형을 생성하여 펄스 압축을 수행하였다. 펄스 압축에 사용된 파형은 2 MHz의 대역폭을 가진 선형 주파수 변조(LFM) 신호이며, 펄스폭은 10 usec이고, 표적의 위치는 방위각, 고각(–3°, –3°), 거리 셀 500에 두었다.
입력 신호는 구현한 적응빔 형성기가 적용될 레이더 시험시제의 배열 개수와 최대한 유사하게 모델링하고 시뮬레이션하기 위해 24(Az)×21(El) 즉, 504개의 배열을 가정하고, 각각 6개, 7개씩 부 배열로 구성하여 4(Az)×3(El)의 부배열을 형성하는 형태로 신호를 생성하였다.
적응빔 형성기는 능동위상배열 레이더 시험시제(prototype)를 구성하는 처리통제장치(PCU: Processing Control Unit)의 전단 신호처리기(PPM: Pre-Processor Module)에 가중치 연산 블록과 빔 형성 블록으로 구성하였다.
구현한 적응빔 형성기의 실시간성을 확보하기 위해 MVDR 방식의 빔 형성 알고리즘을 적용하고, 적응빔 가중치 계산에 필요한 공분산 행렬의 역행렬은 QRD-RLS 알고리즘을 사용하였다. 한 장의 FPGA 보드 내에서 적응빔 형성과 펄스 압축을 모두 수행하였으며, 가중치 계산을 100 usec 이내(42 usec 소요)에 수행하고, 두 번째 펄스가 입력되기 전에 이전 펄스의 압축 연산이 끝날 수 있도록 하여 실시간성을 확보하였다. FPGA로 구현된 적응빔 형성 결과는 동일한 입력을 사용한 시뮬레이션 결과와 비교하여 검증하였다.

대상 데이터

구현한 적응빔 형성기가 적용될 레이더 시험시제는 500개 정도의 배열을 가진 X밴드의 다중모드 능동위상배열(AESA) 레이더이며, 앞서 기술한 바와 같이 안테나장치에서 12개의 부배열로 형성되어 송수신장치의 다채널 수신조립체에서 ADC 및 DDC를 거쳐 기저대역으로 하향 변환되어 전단신호처리기의 가중치 연산 및 적응 빔 형성 블록으로 입력된다. 입력 신호는 구현한 적응빔 형성기가 적용될 레이더 시험시제의 배열 개수와 최대한 유사하게 모델링하고 시뮬레이션하기 위해 24(Az)×21(El) 즉, 504개의 배열을 가정하고, 각각 6개, 7개씩 부 배열로 구성하여 4(Az)×3(El)의 부배열을 형성하는 형태로 신호를 생성하였다.
적응빔 형성기 구현에 사용된 보드는 그림 7과 같이 Mercury사의 COTS FPGA로 구성하였다. 이 보드는 Xilinx FPGA인 XC6VLX240T-2를 3개 내장하고 있으며, 개별 FPGA는 다음과 같은 자원을 가지고 있다.
펄스 압축에 사용된 파형은 2 MHz의 대역폭을 가진 선형 주파수 변조(LFM) 신호이며, 펄스폭은 10 usec이고, 표적의 위치는 방위각, 고각(–3°, –3°), 거리 셀 500에 두었다.

데이터처리

한 장의 FPGA 보드 내에서 적응빔 형성과 펄스 압축을 모두 수행하였으며, 가중치 계산을 100 usec 이내(42 usec 소요)에 수행하고, 두 번째 펄스가 입력되기 전에 이전 펄스의 압축 연산이 끝날 수 있도록 하여 실시간성을 확보하였다. FPGA로 구현된 적응빔 형성 결과는 동일한 입력을 사용한 시뮬레이션 결과와 비교하여 검증하였다.
. 또한, 이렇게 구현된 결과는 시뮬레이션 결과와 비교하여 검증하였다.

이론/모형

본 논문에서는 능동위상배열 레이더에 적용되는 실시간 적응빔 형성기를 설계하고, COTS FPGA 보드로 구현한 결과를 제시하였다. 구현한 적응빔 형성기의 실시간성을 확보하기 위해 MVDR 방식의 빔 형성 알고리즘을 적용하고, 적응빔 가중치 계산에 필요한 공분산 행렬의 역행렬은 QRD-RLS 알고리즘을 사용하였다. 한 장의 FPGA 보드 내에서 적응빔 형성과 펄스 압축을 모두 수행하였으며, 가중치 계산을 100 usec 이내(42 usec 소요)에 수행하고, 두 번째 펄스가 입력되기 전에 이전 펄스의 압축 연산이 끝날 수 있도록 하여 실시간성을 확보하였다.
디지털 빔 형성 및 적응빔 형성 시뮬레이션을 matlab을 이용하여 수행하였다.
. 위의 제한조건이 있는 최적화 문제를 라그랑주 승수(Lagrange multiplier)법을 사용하여 풀면 가중치 w_LCMV는 다음과 같다.
이 역행렬을 구하는 과정은 많은 계산량이 요구되며, 역행렬을 계산하는 과정에서 발생되는 오차는 시스템의 성능 저하를 야기한다. 이러한 문제를 해결하기 위해 본 논문에서는 적응빔 가중치 연산 시 필요한 계산량의 감소가 가능하여 연산의 효율성이 우수하고, 수학적 안정성이 뛰어나 실시간 구현이 가능한 QRD(QR Decomposition) - RLS(Recursive Least Squares) 알고리즘을 사용하였다^[9].

성능/효과

이와 더불어 FPGA에 구현이 용이한 시스톨릭 배열(systolic array)을 이용함으로써 병렬처리 시에 고속 연산을 가능하게 하여 추가적으로 계산량을 감소시킬 수 있다. 또한, FPGA는 하드웨어 레벨에서 입출력(I/O)을 제어하여 보다 신속한 응답시간 및 특화된 기능을 제공하고, 안정성 측면에서도 DSP와 달리 병렬이므로 다른 프로세싱 작업이 동일한 리소스를 점유하려고 하지도 않고, 각 독립 프로세싱 임무는 칩의 전용 섹션에 배정되어 다른 로직 블록의 영향 없이 독자적으로 기능을 수행할 수 있어 안정성 문제의 최소화가 가능하다.
위는 matlab 결과이며, 아래는 FPGA로 수행한 결과이다. 시뮬레이션 결과와 FPGA의 합성 결과가 일치함을 확인하였다.
입력받은 12채널의 training 데이터 100개(12×100 행렬)에 대하여 데이터를 조향 벡터 5개에 대하여 FPGA를 통해 가중치를 계산한 결과, 200 MHz 클럭을 기준으로 목표로 정한 100 usec 이내(42 usec 소요)에 수행되었으며, 합성시 사용된 FPGA 자원량은 약 77 % 소모되었다.

후속연구

능동위상배열 레이더에서 적응빔 형성 기능은 전장 환경이 복잡해지고, 간섭이나 재밍 등의 영향이 많아지는 현대전(戰)에서 반드시 필요한 기능이며, 실시간 구현이 필수적이다. 이러한 FPGA에 기반한 실시간 적응빔 형성기의 개발이 향후 위상배열레이더 및 이를 활용한 차세대 레이더 시스템 개발에 크게 기여할 것으로 판단된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	대전자전이 필수적으로 요구되는 이유는 무엇인가?	그러나, 전자파를 이용한 센서는 이러한 센서의 기능을 무력화시키려는 적군(敵軍)의 전자전(ECM: Electronic Countermeasures) 환경에 놓이기 쉽다. 그 결과, 전자파 센서는 적군의 전자전 환경 하에서도 센서의 효과적인 사용을 보장하기 위해 대전자전(ECCM: Electronic Counter-Countermeasures) 기능이 필수적으로 요구되고 있다.
	적응빔 형성 기법은 무엇인가?	현대의 레이더가 인지하는 레이더, 주변 환경에 적응할 수 있는 레이더로 발전하면서 표적의 탐지 및 추적을 방해하는 간섭과 재밍 환경에 적응적으로 대응하기 위해서는 적응빔 형성기가 반드시 필요하다. 적응빔 형성 기법은 디지털 빔을 형성하기 위해 각각의 부배열의 가중치를 구할 때 적응 빔 형성 알고리즘을 적용하여 원하는 신호에 대한 안테나 이득은 유지하면서 동시에 간섭 및 재밍 신호가 들어오는 방향에 대해서는 적응적으로 안테나 패턴에 널(nulls)을 형성하여 이러한 신호의 입력을 최소화하는 방법이다[2]~[4]. 이렇게 실시간으로 변하는 주변 환경에 적응적으로 안테나 빔을 형성하기 위해서는 적응빔 형성에 필요한 복잡한 연산의 실시간성을 확보하여야 하며, 레이더 시스템에 적용하기 위해서는 구현된 적응빔 형성 알고리즘이 매우 견고하고 안정적으로 실행되어야 한다.
	위상배열안테나는 어떤 안테나 빔을 형성하여야 하는가?	위상배열안테나는 복사 소자라고 부르는 수백에서 수천 개의 개별 안테나로 구성된 지향성 안테나로써, 각각의 복사소자에 흐르는 전류의 위상을 변화시켜 전자적으로 빠른빔 조향이 가능하도록 만든 안테나이다. 이러한 안테나는 각각의 개별 안테나 복사 소자로부터 들어오는 신호를 결합하고, 위상을 조절하여 원하는 방향으로 지향하는 안테나 빔을 형성하여야 한다. 안테나 빔을 형성하기 위해 일종의 디지털 위상 변위를 이용하는 방법을 디지털 빔형성이라고 한다.

참고문헌 (11)

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W. F. Gabriel, "Adaptive processing array systems", Proc. of the IEEE, vol. 80, no. 1, pp. 152-161, Jan. 1992.

상세보기
S. P. Applebaum, "Adaptive arrays", IEEE Trans. Antennas and Propagation, vol. AP-24, no. 5, pp. 585-598, Sep. 1976.
장성훈, 안창수, 김동환, 김선주, "디지털 빔 형성을 위한 부배열 채널 보정 및 성능 분석", 한국전자파학회논문지, 25(2), pp. 235-244, 2014년 2월.

원문보기 상세보기
Barry D. Van Veen, Kevin M. Buckley, "Beamforming: A versatile approack to spatial filtering", IEEE ASSP Magazine, vol. 5, no. 2, pp. 4-24, Apr. 1988.
Otis Lamont Frost, "An algorithm for linearly constrained adaptive array processing", Proceedings of the IEEE, vol. 60, no. 8, pp. 926-935, Aug. 1972.

상세보기
William L. Melvin, James A. Scheer(Editors), Principles of Modern Radar, Advanced Techniques, SciTech Publishing, pp. 426-427, 2013.
Deepak Boppana, Kully Dhanoa, and Jesse Kempa, "FPGA based embedded processing architecture for the QRDRLS algorithm", 12th Annual IEEE Symposium on Field-Programmable Custom Computing Machines, pp. 330-331, Apr. 2004.
J. G. McWhirter, "Systolic array for recursive least squares by inverse iterations", Workshop on VLSI signal processing, pp. 435-443, Oct. 1993.
문대원, 장영범, 조용훈, "시스톨릭 어레이 구조와 CORDIC을 사용한 고속/저전력 Extended QRD-RLS 등화기 설계 및 구현", 한국전자공학회 논문지, 47(6),pp. 444-452, 2010년 6월.

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