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그래핀 배리스터 기반 삼진로직 아키텍쳐 연구
Study on ternary logic architecture using a ternary graphene barristor 원문보기

보고서 정보
주관연구기관 광주과학기술원
Gwangju Institute of Science and Technology
연구책임자 이병훈
참여연구자 정종완 , 김경록 , 강석형
보고서유형1단계보고서
발행국가대한민국
언어 한국어
발행년월2019-01
과제시작연도 2018
주관부처 과학기술정보통신부
Ministry of Science and ICT
등록번호 TRKO201900020550
과제고유번호 1711070269
사업명 나노·소재기술개발(R&D)
DB 구축일자 2020-04-25
키워드 다치로직.산술논리연산 장치.소모전력-지연시간 곱.삼진 인버터.삼진 최소/최대값 게이트.Multi valued logic.Arithmetic logic unit.Power-delay product.Ternary inverter.Ternary min/max gate.

초록

○ 삼진로직 시스템 동작을 검증하는 시뮬레이션 툴과 타이밍 분석 툴 최초 정립
○ 0.25 V 이상의 static noise margin을 가지는 삼진 단위 회로 최초 구현
○ 1V 이하에서 동작하는 삼진 ALU 시스템 최초 구현
○ 삼진 ALU 시스템을 통해 이진연산 시스템 대비 소모전력-지연시간 곱 (PDP: Power Delay Product)를 1/100로 절감한 초절전 연산 시스템 구현

(출처 : 보고서 요약서 3p)

목차 Contents

  • 표지 ... 1
  • 제 출 문 ... 2
  • 보고서 요약서 ... 3
  • 요약문 ... 4
  • 목차 ... 6
  • 제 1 장. 연구개발과제의 개요 ... 7
  • 제 1 절. 연구개발과제의 목적 ... 7
  • 제 2 절. 연구개발 대상의 국내·외 연구현황 ... 9
  • 제 3 절. 연구개발의 중요성 ... 15
  • 제 2 장. 연구수행내용 및 성과 ... 17
  • 제 5 절. 삼진 단위회로 제안 및 성능 최적화 ... 17
  • 제 6 절. 삼진 로직 ALU 시스템 구현 및 성능 최적화 ... 32
  • 제 3 장. 목표 달성도 및 관련 분야 기여도 ... 51
  • 제 1 절. 평가의 착안점 ... 51
  • 제 2 절. 1단계 연구개발 목표의 달성도 및 자체평가 ... 53
  • 제 4 장. 연구개발성과의 활용 계획 ... 57
  • 제 1 절. 연구 결과의 활용 방안 및 기대성과 ... 57
  • 붙임. 참고문헌 ... 60
  • 끝페이지 ... 61

표/그림 (70)

참고문헌 (25)

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