[보고서]그래핀 배리스터 기반 삼진로직 소자 개발 및 집적공정, 아키텍쳐 연구

이병훈

보고서 정보

주관연구기관

광주과학기술원
Gwangju Institute of Science and Technology

연구책임자

이병훈

참여연구자

정종완 , 김경록 , 강석형

보고서유형

1단계보고서

발행국가

대한민국

언어

한국어

발행년월

2019-01

과제시작연도

2018

주관부처

과학기술정보통신부
Ministry of Science and ICT

등록번호

TRKO201900021755

과제고유번호

1711070145

사업명

나노·소재기술개발(R&D)

DB 구축일자

2020-05-23

키워드

다치로직.초저전력.그래핀 배리스터.삼진로직소자.삼진로직회로.Multi valued logic.Ultra-low power.Graphene barristor.Ternary logic device.Ternary logic circuit.

표 2진 로직과 다치 로직의 데이터 처리 능력 및 회로 복잡도 비교
표 연도에 따른 ISMVL게제 소자논문 수
표 양자점 게이트-양자점 채널 트랜지스터 구조 및 전기적 특성
표 그래핀-BN 적층구조의 공명터널링트랜지스터 구조 및 전기적 특성
표 삼진 인버터 회로 및 소자
표 3-peak NDR 이용한 삼진 로직과 MOS-HBT-NDR 회로 기반 사진 디코더
표 삼진 퀀텀회로 가산기를 이용한 삼진병렬 가산기, 감산기
표 CNTFET를 사용한 2-bit ALU
표 4개의 transistor로 구성된 TCAM
표 낮은 에너지 효율과 빠른 동작속도를 갖는 TCAM 개발
표 4+2T SRAM 구조를 이용하여 logic operation 이 가능한 TCAM을 구현
표 다치로직회로 관련 특허 출원 현황
표 다치 로직 회로 관련 특허의 최근 5년 동안의 출원 동향
표 다치로직 기술 관련 특허 출원 현황
표 10nm급 단전자 트랜지스터를 이용한 낸드(NAND) 및 노어(NOR) 회로 온칩 나노집적공정 기술
표 BP/ReS2 Schottky junction을 이용한 NDR 소자와 BP TFT를 연결한 삼진 인버터
표 Photoinduced drain current에 의한 L-NDT 현상을 응용하여 삼진 인버터 개발
표 국가별 다치로직회로 관련 특허활동 현황
표 국내 다치로직회로 관련 기술 별 특허활동 현황
표 최근 10년간 논문발표 현황
표 세계 반도체 시장전망 Gartner, 2014
표 대면적 고품질 그래핀 합성용 화학기상증착 시스템 (1 inch CVD)
표 화학기상증착법으로 합성한 그래핀의 라만스펙트럼 및 이미지
표 그래핀 트랜지스터의 모식도 및 IDS-VG 곡선
표 Thermal CVD 장비 (4 inch CVD)
표 (a) Thermal CVD 장비 공정 모식도 (b) 그래핀 성장 모식도 (c) 그래핀 성장 조건 (d) 그래핀 광학이미지(Cu foil) (e) 그래핀 광학이미지(SiO2기판)
표 라만분광분석을 통한 Thermal CVD 그래핀의 품질
표 새로운 pre-annealing 공정을 도입하여 화학기상증착법으로 합성한 그래핀의 (a) 라만스펙트럼, (b) 광학현미경 이미지, (c,d)라만 맵핑 이미지((c) I2D/G, (d) ID/G)
표 그래핀 트랜지스터의 (a) 모식도와 (b) IDS-VG 특성
표 화학기상증착법으로 합성하고, 진공 상태에서 일정 기간 동안 보관한 후 제작한 그래핀 트랜지스터의 (a) IDS-VG 특성과 (b) 전하이동도
표 DETA 도핑에 의한 그래핀 전계효과 트랜지스터의 전기적 특성 및 도핑 분위기(Air, N2)에 따른 Vapor 도핑 방법의 균일도 차이
표 DETA Vapor 도핑을 위한 도핑 장치 개발
표 APTES 용액으로 SAM 처리 및 HCl protonation한 GFET의 Dirac 전압 분석 (Passivation 유/무 및 어닐링 유/무에 따른 도핑 효과 분석)
표 (왼쪽)AuCl3의 몰농도에 따른 그래핀 라만스펙트럼 변화. 2D, G peak 천이(오른쪽)
표 AuCl3 몰농도별 KPFM 표면전위 변화
표 Oxygen분위기에서 DUV조사에 의한 그래핀의 P도핑 (a) DUV도핑방법, (b) 광학현미경 이미지, (c,d)라만 스펙트라(DUV조사시간이 증가함에따라 우측 천이(e,f) DUV조사시간의 증가 (5m-60m)에 따른 디락전압 및 Carrier농도변화 (△Q ~2x1012/cm2 @ DUV 60ms)
표 DUV조사방법(Oxygen분위기)에 의한 P도핑의 안정성 평가 (a,b,c) 2-3개월동안의 Dirac 전압및 저항변화, 캐리어변화 (△Q ~0@Dessicator보관(3개월후), △Q ~0.35x1012/cm2 @대기보관(3개월후), (d) 열적안정성 평가(200도), Dirac전압변화매우 적음. (e) 열적안정성 평가, 라만스펙트럼. 차이 적음
표 진공분위기에서 DUV조사에 의한 그래핀의 N도핑 (a) DUV도핑방법(진공), (b) 광학현미경 이미지, (c,d)라만 스펙트라(DUV조사시간이 증가함에따라 좌측 천이(e,f) DUV조사시간의 증가 (5m-60m)에 따른 디락전압, 전하농도(△Q~1.6x1012/cm2@ 60m DUV)
표 DUV조사방법(진공분위기)에 의한 도핑의 안정성 평가 (a) 2개월후의 Dirac 전압및 저항변화, (b) (P,N도핑의 도핑안정성 (2개월간 Dessicator보관), (c)열적안정성 평가(200도), Dirac전압변화매우 적음. (d) 열적안정성 평가, 라만스펙트럼. 차이 적음
표 UVO 처리 시간에 따른 기판의 표면 특성과 그래핀의 도핑 특성 변화
표 PEI와 PAA를 표면처리한 그래핀 트랜지스터의 모식도와 PEI, PAA 표면처리 전·후의 IDS-VG 특성 그래프
표 폴리머 전해질 게이트를 이용한 (a) 그래핀 트랜지스터 소자의 모식도와 (b) IDS-VG 특성
표 PEI 및 PAA 도핑 물질 및 농도에 따른 GFET의 Id-Vg 특성 및 그래핀의 Dirac전압 변화량을 페르미 에너지 변화량으로 환산한 표
표 디락전압의 분포에 따른 그래핀 도핑 균일도 매핑 결과
표 도핑된 그래핀 전계효과 트랜지스터의 시간에 따른 디락 전압 변화
표 도핑된 그래핀 전계효과 트랜지스터의 시간에 따른 디락 전압 변화
표 피리딘을 탄소소스로 이용하여 2-step의 화학기상증착법으로 합성한 그래핀의 광학현미경 이미지, 라만 스펙트럼
표 2nd step의 carrier 가스 유량에 따라 합성된 그래핀 라만스펙트럼의 I2D/G와 ID/G와 coverage 변화 그래프
표 질소가 도핑된 그래핀의 라만 맵핑 이미지: (a) I2D/G, (b) ID/G
표 피리딘을 탄소소스로 이용하여 합성한 그래핀의 질소가 도핑된 그래핀의 라만 맵핑 이미지와 분포도: (a,c) G peak, (b,d) 2D peak
표 (a) Pristine 그래핀과 질소가 도핑된 그래핀의 일함수 변화, (b,c) 질소가 도핑된 그래핀의 XPS 분석 결과((b) C 1s, (c) N 1s)
표 질소가 도핑된 그래핀 기반 트랜지스터 소자의 (a) 모식도와 (b) IDS-VG, (c) IDS-VDS 특성
표 화학기상증착법으로 합성하고, 진공 상태에서 일정 기간 동안 보관한 후 제작한 질소 도핑된 그래핀 트랜지스터의 (a) IDS-VG 특성, (b) 전하이동도, (c) VDirac
표 (a) 5%, (a) 10%, (a) 20%, (a) 30%의 PAA가 표면처리된 질소 도핑된 그래핀 트랜지스터의 IDS-VG 특성 그래프
표 PAA 표면처리 공정 전·후 질소 도핑된 그래핀 트랜지스터의 (a) VDirac과 (b) △VDirac
표 그래핀 채널 내에 pn junction 형성을 위한 공정 방법
표 pn 접합이 형성된 그래핀 전계효과 소자의 채널의 Optic image와 라만 스펙트럼
표 PEI 및 PAA 추가 도핑을 진행한 그래핀 전계효과 소자의 전기적 특성
표 그래핀 채널 내 pn 접합에 대한 EFM 분석 결과
표 p, n- region 도핑 후 소자의 광학 이미지
표 DUV조사 (P형 도핑), ALD Al2O3 증착(N형 도핑)에 따른 디락특성
표 화학기상증착법으로 합성한 MoS2 박막의 (a) 디지털, (b) OM, (c) AFM 이미지, (d) A1g − E2g와 (e) E2g peak의 FWHM에 대한 Raman mapping 분석 결과
표 그래핀 배리스터의 SBH 변화에 따른 문턱전압 변화 시뮬레이션 결과
표 그래핀/반도체 접합 기반 삼진 배리스터의 예상 모식도
표 그래핀/반도체 접합 기반 삼진 배리스터의 예상 전기적 특성
표 유기물층을 이용한 다층 스택으로 이루어진 소자 구조
표 n-type semiconductor 물질의 특성
표 ZnO(:N) 배리스터 소자의 구조와 Id-Vd 특성 및 광학 이미지
표 ALD 공정 온도에 따른 ZnO 및 ZnO:N TFT의 Id-Vg 특성
표 ZnO 및 ZnO:N/ 그래핀 배리스터의 Id-Vd 특성
표 서로 다른 비율의 Ar, CF4 가스를 사용한 RIE 공정에 따른 ZnO 박막의 AFM 이미지
표 서로 다른 비율의 Ar, CF4 가스를 사용한 RIE 공정에 따른 ZnO 박막의 에칭 속도 및 RMS 값 변화
표 그래핀 위에 성장된 ZnO 박막의 증착-열처리 공정 횟수에 따른 표면 AFM 이미지
표 그래핀 위에 성장된 ZnO 박막의 증착-열처리 공정 횟수에 따른 barristor 소자의 전기적 특성 변화
표 Al2O3, HfO2, TiO2 패시베이션 후, 그래핀 배리스터의 전기적 특성
표 TiO2 패시베이션 후, 그래핀 배리스터의 On/off 비 및 S.S. 향상 요약
표 그래핀/ZnO 접촉 영역의 그래핀 패턴과 그래핀/ZnO 배리스터 소자 이미지
표 Contact edge length가 서로 다른 그래핀 배리스터의 전기적 특성 및 On/Off 비 변화
표 p-type semiconductor 물질의 특성
표 Graphene-pentacene 배리스터 구조 및 I-V 특성
표 그래핀과 DNTT 접합의 동작 원리
표 DNTT 그래핀 배리스터의 구조와 전기적 특성 및 광학 이미지
표 DNTT 두께에 따른 그래핀 배리스터의 전기적 특성과 밴드 다이어그램
표 On-Off ratio 측정 (a) n-type (b) p-type 배리스터
표 MoS2 트랜지스터의 전극 별 (a) 일함수, barrier height와 (b) 전하농도, 접촉저항 변화
표 일함수가 다른 전극이 사용된 MoS2 트랜지스터 소자의 (a) IDs-VG 곡선, (b) 전류점멸비와 전하이동도 분석 결과, (c) MoS2의 일함수와 쇼트키 장벽 높이분석 결과
표 (a) Ti, (b) Ag가 증착된 MoS2 박막의 XPS 분석 결과
표 Graphene/Ag 전극을 이용한 MoS2 트랜지스터 소자 제작 공정 모식도
표 (a) Ti/Au, Ag, graphene/Ag 전극이 사용된 MoS2 트랜지스터 소자의 transfer(ID-VG) 곡선, (b) Ag, graphene/Ag 전극이 적용된 MoS2 트랜지스터 소자의 output(ID-VD) 곡선, (c) Ti/Au, Ag, graphene/Ag 전극이 사용된 MoS2 트랜지스터 소자의 전류점멸비 및 전하이동도
표 Ag, graphene/Ag 전극이 사용된 MoS2 트랜지스터 소자의 gate 전압에 따른 (a) 에너지 장벽, (b) 접촉 저항 곡선
표 a) Graphene, graphene on Ag, MoS2 샘플의 UPS 스펙트럼, (b) MoS2/graphene/Ag, Ag 필름의 XPS 스펙트럼, (c) MoS2/graphene, MoS2/graphene/Ag 샘플의 G peak과 2D peak 위치 변화
표 그래핀 도핑에 따른 그래핀/반도체 계면에 대한 밴드 다이어그램
표 PEI 및 PAA 도핑한 그래핀 배리스터(글로벌게이트)의 Id-Vg 특성 및 쇼트키 장벽 추출 결과
표 도핑된 그래핀 배리스터의 단면 TEM (Al2O3/Graphene/ZnO) 및 전체 소자 구조에 대한 광학 이미지
표 n type 그래핀 배리스터 구조 및 PEI 및 PAA 도핑한 그래핀 배리스터의 Id-Vg 특성 및 쇼트키 장벽 추출 결과
표 그래핀/폴리머, 그래핀/폴리머/ZnO 구조에서 Fermi level 변화량 분석 및 폴리머의 전하 분포 계산 결과
표 p type 그래핀 배리스터 구조 및 PEI 및 PAA 도핑한 그래핀 배리스터의 Id-Vd 특성 및 쇼트키 장벽 추출 결과
표 PEI 및 PAA 도핑한 p-type 그래핀 배리스터의 Id-Vg 특성 및 문턱전압 추출 결과
표 n type, p type 그래핀 배리스터의 직렬, 병렬연결 공정에 대한 광학 이미지 및 대면적 기판에 다수의 단위 소자 형성 공정 후 광학 이미지
표 단위회로 제작을 위한 와이어 본딩 공정 확립
표 그래핀 배리스터의 실제 전기적 특성 측정 결과 및 삼진 배리스터 제작에 요구되는 그래핀 배리스터의 전기적 특성 시뮬레이션 결과
표 그래핀/반도체 계면의 Fermi level pinning factor에 따른 그래핀 배리스터의 전기적 특성 시뮬레이션 결과
표 전류 값 수렴 여부에 따른 삼진 그래핀 배리스터의 구현 가능 여부 분석
표 게이트 전압 범위에 따른 각 그래핀/반도체 접합 영역의 밴드 다이어그램
표 서로 다른 문턱전압을 갖는 그래핀/ZnO 접합이 병렬 연결된 삼진로직소자의 전기적 특성
표 삼진 배리스터 공정에 사용되는 용액에 dipping 후, 소재의 표면 AFM 측정
표 다층 스택 삼진 소자 제작 시 Channel 패터닝 여부 검증
표 그래핀/유기물층/ZnO 다층 스택 소자 구조 및 전기적 특성
표 멀티레벨 소재 기반 FET 소자 구조
표 다층 스택 삼진로직소자의 광학 이미지 및 전기적 특성 (Id-Vg 및 Ig-Vg)
표 한 기판 안에 형성된 다중 스택 삼진로직소자들의 광학 이미지 및 대표 특성
표 다중 스택 삼진로직소자를 기반으로 실제 구현한 n type load 기반 삼진 inverter, NMIN, NMAX 회로
표 그래핀 배리스터 모델 및 시뮬레이션 결과
표 그래핀 배리스터 모델과 물리적 파라미터
표 기생 저항 전기적 측정
표 전산모사 결과
표 삼진로직 소자 모델 구현 및 최적화 공정 방향 제시
표 그래핀 배리스터에 가해지는 게이트/드레인 전압에 대한 쇼트키 장벽 변화
표 도핑 효과가 적용된 그래핀 배리스터 시뮬레이션 결과 및 실제 도핑된 배리스터 소자의 on-off 비와 시뮬레이션 결과 비교
표 반도체 물질의 도핑 농도에 따른 그래핀 배리스터의 시뮬레이션 결과(위) 및 반도체 물질의 최적 조건 탐색을 위한 시스템 및 소자 동작범위 예측 시뮬레이션 (아래)
표 소자 면적과 그래핀의 일함수가 소자의 전기적 특성에 미치는 영향
표 Charged impurity가 그래핀 배리스터 소자 성능에 미치는 영향
표 삼진로직 소자 모델 구현 및 최적화 공정 방향 제시
표 그래핀 배리스터 기반 삼진로직소자 모델 구조 모식도
표 그래핀 배리스터 기반 삼진로직소자의 동작 특성을 나타낸 그래프 (좌 : linear scale, 우 : log scale)
표 Multi-stack 구조 삼진로직소자 compact 모델 회로도
표 Multi-stack 구조 삼진로직소자의 동작특성 그래프
표 그래핀 배리스터 구조와 도핑 물질에 따른 전기적 특성 변화
표 Binary inverter와 Multi-threshold voltage 그래핀 배리스터를 이용한 standard ternary inverter의 (a) 회로도와 (b) 동작특성 그래프 비교
표 Multi-threshold voltage 그래핀 배리스터를 이용한 ternary full adder의 (a) 도식, (b) 동작특성 곡선
표 그래핀 배리스터 기반 삼진로직소자 모델을 이용한 n-type load ternary inverter, NMAX, NMIN 회로의 회로 모식도 및 동작 특성
표 금속 표면에서 수소 흡착 모델의 흡착 에너지
표 금속 표면에서 수소 흡착 모델의 전하 밀도 변화량
표 Pt/그래핀 계면에서 수소가 H로 분해되는 과정
표 Al(Pt)에서 H2(H) 농도에 따른 도핑 효과
표 수소 삽입에 따른 일함수 변화
표 단일층 TMDC 소재의 SIC 파라미터에 따른 전자구조 변화
표 LDA-ASIC 계산에서 λ = 1일 때, ionization potential 값이 실험 레퍼런스에 가까운 값을 가지는 것을 확인
표 비정질 SiO2 구조 내의 과배위 결합에 의한 점결함과 전자구조
표 그래핀/WSe2 소자의 (a) 1/kBT vs. 드레인 전류, (b)결함원소에 따른 포텐셜 변화, (c)결함원소에 따른 전자구조 변화
표 HfO2 계면에서 Hf와 산소(O)의 상호작용으로 인한 산화과정
표 DFT 계산을 통한 PAN-CNT계면의 전기적 기원 규명 연구
표 그래핀과 ZnO 표면의 원자/전자 구조 분석 연구
표 그래핀-탄소원자선 접합구조에서 외부인장력이 가해졌을 때, 탄소원자의 수에 따른 열전도도 변화 양상
표 질화탄소의 구고화된 모서리 상태에 대한 LDA-1/2법 분석
표 PAA 폴리머에 의한 그래핀의 일함수 변화 메커니즘
표 PEI 폴리머에 의한 그래핀의 일함수 변화 메커니즘
표 그래핀/폴리머/ZnO 구조에서 폴리머 전하 분포에 따른 그래핀의 일함수 변화 양상
표 그래핀 배리스터의 analytical model
표 이상적인 그래핀 배리스터 기반 삼진 소자의 compact model
표 실제 드레인 영향을 적용한 그래핀 배리스터 기반 삼진 소자의 compact model
표 그래핀 배리스터 기반 삼진 소자의 상보적인 IOUT-VIN 특성 및 삼진 인버터의 전압 전달 곡선
표 제작된 T-CMOS 실물 사진 및 공정 조건과 T-nMOS ID-VD, ID-VG 특성곡선
표 T-CMOS STI, MIN, MAX 회로
표 High performance 삼진 로직 게이트의 delay 특성
표 Low standby power 삼진 로직 게이트의 power 특성
표 소자의 gate에 인가되는 전압이 half VDD일 때 T-CMOS의 스위칭 동작
표 Pull-Up/Down 네트워크에 대한 삼진 소자의 스위칭 동작 표 (CNTFET)
표 삼진로직 진리표에 대한 각 path의 pull-up network와 pull-down network의 스위칭 동작을 sum of product (SOP) 표현으로 수식화
표 삼진로직 SOP 표현의 정의 (좌) 와 예시 (우)
표 삼진로직 합성 방법론 전체 흐름도
표 삼진 D-래치 동작 특성 및 안정성 확인
표 이진 클록 신호에 동작하는 삼진 플립플롭의 gate-level schematic
표 삼진 clock에 동작하는 STI 회로 기반 플립플롭 회로 설계
표 삼진 클록 신로에 동작하는 삼진 플립플롭의 동작 개요
표 Compact model 과 측정데이터로부터 parameter 추출
표 측정된 데이터로부터 추출된 parameter를 이용한 삼진 인버터의 Voltage transfer curve (VTC) 특성
표 Swing과 Static noise margin (SNM) 의 관계를 보여주는 삼진 인버터의 VTC 특성
표 Swing에 따른 동작전압 scaling 가능성을 보여주는 삼진 인버터의 VTC 특성
표 Tartget SNM별 SSW vs. VDD
표 삼진로직 단위회로를 이용해 1X1 삼진 곱셈기
표 삼진로직 단위회로를 이용해 설계한 삼진 반가산기
표 삼진로직 단위회로와 삼진 반가산기를 이용해 설계한 삼진 전가산기
표 위 설계된 삼진 회로를 이용한 2X2 삼진 곱셈기
표 2X2 삼진 곱셈기와 삼진 전가산기, 삼진 반가산기를 통한 6X6 곱셈기 설계
표 삼진 단위회로의 파라미터를 통한 6X6 곱셈기의 삼진소자의 수와 전력 소모 및 딜레이 분석 결과
표 삼진 소자 모델을 활용한 덧셈기와 곱셈기의 SPICE 시뮬레이션 결과
표 제안된 가감산기 및 곱셈기 플립플롭을 기반으로 최적화된 삼진 ALU 설계 및 SPICE simulation을 통해 동작 검증 및 동작 속도 및 소모전력 계산
표 HSPICE simulation을 통한 기존 디자인과 성능 비교
표 게이트 전압이 VDD/2 일 때, 문턱전압에 따른 CNTFET의 스위칭 동작 차이
표 삼진로직 소자 스위칭 표: 각 스위칭 동작에 해당하는 SOP 표현과 CNTFET 조합
표 삼진로직 합성 알고리즘 흐름도(좌) 및 삼진로직 SOP 표현 최소화 알고리즘(우)
표 다양한 방법론을 통해 합성된 삼진 반가산기, 전가산기, 곱셈기의 성능 비교
표 정전 용량 부하 증가에 따른 삼진 전가산기들의 성능 비교
표 입력 변수 증가에 따른 가산기 설계에 필요한 소자 수 비교
표 그래핀 배리스터 실험 모델을 기반으로 한 HSPICE Model 개발
표 서로 다른 dirac voltage에 따른 그래핀 배리스터 스위칭 표
표 그래핀 배리스터를 이용한 삼진로직 게이트의 정적 구조
표 대표적인 삼진로직 게이트들의 transistor-level schematic
표 새로운 삼진로직 게이트들의 transistor-level schematic
표 새로운 삼진로직 게이트들의 전파 응답
표 삼진 반가산기 (좌상), 전가산기 (하), 곱셈기 (우상)의 gate-level schematic
표 5trit 삼진 가감산기의 gate-level schematic : Sel=1 가산기, Sel=-1 감산기
표 삼진로직과 이진로직 가감산기의 성능 비교
표 5trit 삼진 곱셈기의 gate-level schematic
표 삼진로직과 이진로직 곱셈기의 성능 비교
표 Verilog Coding, Testbench Design 예시
표 삼진 로직 회로의 RTL 레벨 동작 검증
표 삼진 시퀀셜 로직을 이용한 5trit ALU 시스템 구조도
표 삼진로직과 이진로직 ALU의 성능 비교
표 삼진 로직 게이트 최적화를 통한 소모 전력 감소
표 CNTFET을 적용한 새로운 인버터 회로와 기존 이진, 삼진 인버터와의 비교
표 새로운 저전력 삼진 회로의 전기적 특성 분석
표 소자 공정을 위한 클린룸 구축 및 p type 소재 기반 삼진 배리스터 제작을 위한 공정 안정화
표 세계 반도체 시장 규모(자료: WSTS Forecast 2015 Fall, 단위: 백만달러)
표 연도별 슈퍼컴퓨터 시장 전망, 출처 : IDC, 2014 (단위 : 10억 달러)
표 전자 제품 시장 대비 반도체 시장 규모, 출처 : IC insight, 2014 (단위:10억불)

과제명(ProjectTitle) :	-
연구책임자(Manager) :	-
과제기간(DetailSeriesProject) :	-
총연구비 (DetailSeriesProject) :	-
키워드(keyword) :	-
과제수행기간(LeadAgency) :	-
연구목표(Goal) :	-
연구내용(Abstract) :	-
기대효과(Effect) :	-

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 제목(한글), 저자명(한글), 발행일자, 전자원문, 초록(한글), 초록(영문) 관리번호, 제목(한글), 제목(영문), 저자명(한글), 저자명(영문), 주관연구기관(한글), 주관연구기관(영문), 발행일자, 총페이지수, 주관부처명, 과제시작일, 보고서번호, 과제종료일, 주제분류, 키워드(한글), 전자원문, 키워드(영문), 입수제어번호, 초록(한글), 초록(영문), 목차
저장형식	Text(ASCII format) Excel format
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증

그래핀 배리스터 기반 삼진로직 소자 개발 및 집적공정, 아키텍쳐 연구
Study on ternary logic device and architecture using a ternary graphene barristor 원문보기

초록

목차 Contents

표/그림 (207)

표/그림 (207)

참고문헌 (25)

연구과제 타임라인

관련 콘텐츠

원문 보기

이 보고서와 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

연합인증

그래핀 배리스터 기반 삼진로직 소자 개발 및 집적공정, 아키텍쳐 연구 Study on ternary logic device and architecture using a ternary graphene barristor 원문보기

초록

목차 Contents

표/그림 (207) 모든 표/그림 보기

표/그림 (207) 슬라이드로 보기

참고문헌 (25)

연구과제 타임라인

전체(0) 논문(0) 특허(0) 보고서(0)

전체(0) 논문(0) 특허(0) 보고서(0)

관련 콘텐츠

원문 보기

이 보고서와 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

그래핀 배리스터 기반 삼진로직 소자 개발 및 집적공정, 아키텍쳐 연구
Study on ternary logic device and architecture using a ternary graphene barristor 원문보기

표/그림 (207)

표/그림 (207)