초록 ▼

□ 연구개요
실리콘 기반의 반도체 전자소자는 소형화를 통해 지난 수십 년간 상당한 기술적/경제적 발전을 지속하여왔지만, 최근 소형화에 대한 물리적 한계에 직면하여 이를 극복함과 동시에 4차산업혁명에 요구되는 초고속/초저전력을 구현할 수 있는 차세대반도체소자의 원천기술 확보가 요구된다. III-V 화합물반도체와 Ge은 높은 전자 및 정공 이동도를 가지기 때문에 post-Si을 위한 강력한 채널 소재 후보이다. 다만, 공정비용과 주변 소자들과의 집적을 고려하면, 새로운 채널 소재의 소자는 실리콘 기판 상에 구현되어야 한다.

□ 연구개요
실리콘 기반의 반도체 전자소자는 소형화를 통해 지난 수십 년간 상당한 기술적/경제적 발전을 지속하여왔지만, 최근 소형화에 대한 물리적 한계에 직면하여 이를 극복함과 동시에 4차산업혁명에 요구되는 초고속/초저전력을 구현할 수 있는 차세대반도체소자의 원천기술 확보가 요구된다. III-V 화합물반도체와 Ge은 높은 전자 및 정공 이동도를 가지기 때문에 post-Si을 위한 강력한 채널 소재 후보이다. 다만, 공정비용과 주변 소자들과의 집적을 고려하면, 새로운 채널 소재의 소자는 실리콘 기판 상에 구현되어야 한다.
본 연구에서는 고품질의 III-V 화합물반도체와 Ge 채널층을 수-수십 나노 두께로 에피택셜 성장하고, 이를 웨이퍼본딩을 통해 실리콘 기판 상으로 전사하는 공정을 개발하였다. 또한, 전하이동도 극대화를 위해 채널에 strain을 인가할 수 있는 에피구조를 설계/제작하고, 전사공정을 고속화하기 위한 최적 공정조건도 확보하였다.
실리콘 기판 상에 제작한 III-V(Ge)-on-insulator 구조를 이용하여 n/p-MOSFET을 각각 제작하고 전기적 특성을 평가하였다. 높은 전하이동도의 채널 도입에 따라 on-current(I_on)와 스위칭 속도를 향상시키고 구동전압을 획기적으로 감소하였다.

□ 연구 목표대비 연구결과
(고품질 Ⅲ-V 및 Ge 채널층 에피성장)
-. nMOS/pMOS용 높은 전자/정공이동도의 채널구조 설계
-. 초고진공 분자선증착장치를 이용하여 defect-free의 GaAs, InGaAs, Ge 에피성장 기술확보
-. nMOS/pMOS 채널을 위한 in-situ 도핑 공정조건 확보(> 1× 10¹⁹ cm^-3)
-. 10nm 이하의 ultra thin body(UTB) III-V 및 Ge 단결정 채널층 확보 및 미세구조 분석

(전사공정 기술 개발)
-. 웨이퍼본딩 및 선택적 에칭의 에피택셜 리프트오프를 이용한 전사공정 최적화
-. 에칭희생층의 선택적 제거를 위한 에칭 선택비 향상(>1:500) 및 표면 분석 기술 확립
-. pre-patterning을 이용한 에피택셜 리프트오프 공정 고속화(hydrophilic 표면개질)
-. 실리콘 기판 상에 III-V(Ge)-on-insulator 구조의 접합계면 및 미세구조 평가
-. 분리된 III-V 모재기판의 재활용을 위한 공정 조건 확립

(Strain engineering)
-. UTB 채널에 strain 인가 가능한 stressor 후보물질 탐색 및 에피 구조설계
-. 선택적 에칭의 전사 공정에 적합한 stressor 및 채널층의 에피 성장
-. InGaAs stressor를 이용한 Ge 채널층에 1% 이상의 tensile strain 인가 확보
-. Cross-hatch에 의한 표면 평탄화(CMP) 및 웨이퍼본딩 공정조건 확보 (rms roughness<1nm)
-. Strained (100) 및 (110) Ge-OI 제작

(III-V 및 Ge MOSFETs 전기적 특성 평가)
-. GaAs-OI FET에서 I_on/I_off = 10⁸, subthreshold swing(S.S.)=68mV/dec(double-gated)
-. UTB junctionless (100) 및 (110) p-GaAs-OI FETs에서 I_on/I_off>10⁶, S.S.=300mV/dec
-. InGaAs-OI FET에서 I_on/I_off>10⁶, S.S.=120mV/dec, 세계최고수준의 effective mobility (2,800cm²/Vs) 확보
-. Y₂O₃/InGaAs MOS interface 개선 (D_it = 10¹¹/cm²eV)
-. n/p-GaAs CMOS inverter 동작 전압 0.5V 확보

□ 연구개발결과의 중요성
Post-Si과 4차산업혁명을 대비한 초고성능/초저전력 반도체소자 기술 개발의 필요성이 높아지고 있다. 5nm 노드 이후의 소형화는 투자 대비 공정비용 상승으로 이어져서 높은 전하이동도의 채널 소재를 이용한 MOSFET 기술개발은 인텔과 IMEC에서 활발하게 연구되고 있는 반면, 국내 산업계는 실리콘을 이용한 지속적인 소형화에만 집중하고 있다.
본 과제는 전위와 같은 결함이 없는 고품질의 III-V 및 Ge 채널층을 실리콘 기판 상에 제작이 가능한 전사 공정 기술을 개발하고, 새로운 채널층의 전하이동도를 극대화하기 위하여 strain engineering 기술이 도입된 III-V(Ge)-OI 구조의 소자 제작을 통해 새로운 채널 소재의 MOSFET 구현의 가능성을 보여주었다. 본 과제의 결과 중 InGaAs-OI FET의 결과는 반도체 전자소자 분야에서 세계적 최고 수준의 학회인 IEDM에서 발표하여 많은 주목을 받았다.

(출처 : 연구결과 요약문 2p)

목차 Contents

• 표지 ... 1
• 연구결과 요약문 ... 2
• 목차 ... 3
• 1. 연구개발과제의 개요 ... 4
• 1.1 연구개발과제의 필요성 ... 4
• 1.2. 연구개발과제의 목표 ... 4
• 1.3. 연구개발의 내용 ... 4
• 2. 연구수행내용 및 연구결과 ... 4
• 2.1. 초고속 III-V 화합물반도체 채널 전사기술 개발 ... 4
• 2.2. III-V화합물반도체 전사시 모재기판 재활용 기술 개발 ... 10
• 2.3. 고성능 III-V-OI nMOSFET개발 ... 12
• 2.4. 고성능 III-V pMOSFET개발 ... 14
• 2.5. CMOS 인버터 구현 ... 17
• 2.6. Strained III-V-OI 용 에피 성장 기술 개발 ... 17
• 3. 연구개발결과의 중요성 ... 18
• 3.1 기술적 중요성 ... 18
• 3.2 학술적 중요성 ... 18
• 3.3. 경제적 중요성 ... 18
• 4. 참고문헌 ... 19
• 5. 연구성과 ... 20
• 대표적 연구실적 ... 35
• 끝페이지 ... 45