[보고서]반도체 신소자를 위한 집적/검증 플랫폼 기술 개발

이희덕

보고서 정보

주관연구기관

충남대학교
Chungnam National University

연구책임자

이희덕

참여연구자

이성주 , 최신현 , 김경록 , 배희경

보고서유형

최종보고서

발행국가

대한민국

언어

한국어

발행년월

2021-12

과제시작연도

2021

주관부처

과학기술정보통신부
Ministry of Science and ICT

등록번호

TRKO202200013579

과제고유번호

1711133482

사업명

혁신성장연계지능형반도체선도기술개발(R&D)

DB 구축일자

2022-10-19

키워드

반도체 신소자.집적화플랫폼.평가플랫폼.Via 집적형 소자.파워게이팅 소자.다치로직.뉴로모픽 응용소자.TEG.New semiconductor device.Integration Platform.Evaluation Platform.Test Element Group.via embedded device.power gating device.multi valued logic.neuromorphic device.

표 Array 검증용 TEG 모듈 종류 (FPGA Board 방식)
표 Array 검증용 TEG 모듈 종류 (Auto Addressing 방식)
표 Test Cell이 포함된 대용량 고속 512⨯512, 1024⨯1024 Array 구성도
표 FPGA Board를 이용하는 경우의 측정환경 구성 블록도
표 새롭게 고안된 On-Chip Auto Addressing을 이용한 측정환경 구성 블록도
표 (a) FPGA 방식과 (b) Auto-Addressing 방식의 TEG에 대한 측정 결과
표 FPGA 방식과 Auto-Addressing 방식에서 Main Cell Tr와 Test Cell Tr의 특성 비교
표 64⨯64 Array TEG 측정 결과
표 64⨯64 Array TEG For Lab 측정 결과 (a) Tr Size:8.01/0.35 [μm/μm] (b) Tr Size:100/0.35 [μm/μm]
표 신소자에 안정된 Pulse 인가를 위한 On-Chip Pulse 인가 TEG 구성도
표 On-Chip Pulse 인가 TEG에서의 Pulse 인가 개념도
표 TEG 검증 결과 (Split 2), (a) 상부 전극 및 (b) 하부 전극으로 펄스를 인가한 결과를 나타냄
표 신소자내 고속 Pulse 인가 TEG Version 1 구성도
표 [그림 10]에서 A. B, Pulse Out의 Timing Diagram과 최종 출력 Pulse 결과
표 고속 Pulse 인가 TEG Version 1의 측정환경
표 입력 Pulse Frequency에 따른 Pulse Out 결과
표 설정한 Amplitude의 조건에 따른 측정 결과
표 [그림 12]의 측정 결과를 그래프로 분석한 결과 (a) Ideal과 Real Amplitude, (b) Difference
표 신소자내 고속 Pulse 인가 TEG Version 2 구성도
표 TEG Version 2 구성도의 A. B, Pulse Out의 Timing Diagram
표 고속 Pulse 인가 TEG Version 2의 측정환경
표 V_SEL의 조건에 따른 Pulse Out의 Width 측정 결과
표 Pulse Width = 2 ns에서의 Amplitude Modulation 검증
표 [그림 21]의 측정 결과를 그래프로 분석한 결과 (a) Ideal과 Real Amplitude, (b) Difference
표 지능형 반도체 집적 검증 플랫폼 구축을 위한 Hybrid 집정공정 진행 모식도
표 (a) 1차년도, (b) 2차년도, (c) 3차년도 8인치 CMOS 기반 신소자 집적 검증 TEG 웨이퍼의 Data Base
표 공정상의 호환을 위해 삽입한 Alignment Key
표 8인치 CMOS 기반 신소자 집적 단면도 예시, (a) CBRAM type Memristor, (b) 원자스위치, (c) Cross Bar 구조의 type Memristor, (d) CMOS 공정(KrF mask)을 활용한 Memristor Stack 구조의 Memristor
표 신소자 집적 웨이퍼 제작을 위한 후속 공정 마스크 SET, 8인치 집적용 (a) CBRAM, (b) 원자 스위치, (c) Memristor, (d) Die 공정용 Memristor
표 3차년도 신소자 Base Line 관리 현황
표 Cross Bar 구조, Stack 구조로 집적을 진행한 Wafer의 Split과 공정 기관
표 Crossbar 구조로 집적된 신소자의 SEM Image (a) 1R TEG, (b) Array TEG
표 Crossbar 구조(21년, 12월 진행)의 1R 측정결과
표 Crossbar 구조(21년, 12월 진행)의 1R 5th, 10th, 15th, 20th Cycle 측정결과
표 Array TEG에 집적된 신소자 Array 평가 기준 - Yield of Normal Cell
표 Array TEG에 집적된 신소자 Array 평가 기준 - Coefficient of Variation
표 Crossbar 구조(21년, 12월 진행)에서 지능형 신소자가 집적공정된 Array TEG 측정결과
표 신소자가 집적된 대용량 고속 512⨯512 FPGA Array 측정결과 [I/V-t Curve], #1 Wafer
표 신소자가 집적된 대용량 고속 512⨯512 FPGA Array 측정결과 [Cum Curve]와 측정조건
표 Cu/HfO2(ALD)/Pt 스위칭 특성
표 Cu/Al2O3(ALD)/Pt 스위칭 특성
표 1차년도 신소자 특성 평가용 TEG
표 circuit schematic
표 circuit layout
표 신소자 side view
표 신소자 공정용 mask layout
표 LTP 및 LTD 동작 특성
표 I-V curve data 및 Ring oscillator 동작
표 뉴로모픽/파워게이팅 소자 구동 회로의 시뮬레이션
표 NNFC 집적공정을 적용한 BEOL Via 집적형 신소자 8인치 웨이퍼
표 NNFC 집적공정을 활용한 BEOL Via 집적형 신소자 테스트
표 1차 메인 신소자 집적 테스트
표 2차 메인 신소자 집적 테스트
표 cross-sectional TEM 분석
표 NNFC 공정기반 집적공정 설계 및 mask layout
표 baseline 공정 최적화 레시피
표 BEOL Via 집적형 스위칭 신소자 자동화 측정 설계
표 Static characteristics evaluation TEG
표 Pulse Duration을 조절하여 Calibration이 가능한 Pulse Generator IP
표 Pulse Frequency을 조절하여 Calibration이 가능한 Pulse Generator IP
표 Wide Array Dynamic Characteristics Evaluation TEG
표 Dynamic Characteristics Evaluation TEG 검증
표 Wide Array Reliability Characteristics Evaluation TEG 설계
표 Analog Buffer의 Input의 변화에 따른 Output 측정
표 NNFC 공정 플랫폼 기반 뉴로모픽 응용 소자 설계 및 구현
표 시냅스 소자의 LTP 및 LTD 동작 특성
표 뉴런 소자의 I&F 동작 특성
표 Wide Array Power-gating Characteristics Evaluation 회로
표 Wide Array Neuron Characteristics Evaluation 회로
표 Wide Array Synapse Characteristics Evaluation 회로
표 BEOL Via 집적형 스위칭 신소자 특성 및 최적화 레시피
표 BEOL Via 집적형 신소자 자동화 정적 특성 및 동작 특성 평가
표 BEOL via 집적형 신소자 Array의 신뢰성 평가
표 뉴로모픽 소자의 Integrating & Fire의 뉴런 동작
표 뉴로모픽 소자의 LTP/LTD의 시냅스 동작
표 파워게이팅 소자의 전력 제어
표 Via 집적형 파워게이팅 소자와 CMOS 구동회로의 집적 및 동작 검증
표 2차년도 칩 모식도
표 3차년도 칩 모식도
표 1차년도에 계획한 멤리스터의 Top View 이미지와 Cross-section 이미지(좌) 2,3차년도에 제작한 멤리스터의 Top View 이미지와 Cross-section 이미지(우)
표 새로운 구조를 이용한 2단자 멤리스터 소자 layer 간 적층을 확인한 TEM 이미지 Ti/Pd(BE)-Ta2O5-Ta-Pd(TE)
표 a) Original Power (800W)을 이용한 Ta2O5 필름 XPS 데이터 b) Ta2O5 막질 향상을 위한 reduced power (200W)를 이용한 Ta2O5 필름 XPS 데이터. 두 조건 모두 5mTorr, Ar 65 sccm에서 진행
표 Sputtered Ta2O5 및 ALD Ta2O5의 Ta, O의 함량 비교를 위한 XPS 데이터
표 Sputtered Ta2O5 및 ALD Ta2O5의 위치별 수율 비교
표 ALD 방식으로 제작한 2단자 Ta2O5 멤리스터 I-V curve 특성
표 Ta2O5 두께별 멤리스터 쓰기 전압, 지우기 전압 및 수율
표 표면에 존재하는 dummy metal을 보여주는 microscope 이미지 및 패드 및 M4 부근 deep trench를 보여주는 Alpha-step 이미지
표 a),b) IMD 공정을 통한 칩 상부 평탄화 과정을 진행한 후 cross-section 이미지. c) 최종적으로 진행 중인 칩 집적
표 a) 9개의 DAC로부터 측정한 Digital input 별 output 측정. b) a)에서 측정된 데이터의 variation. c) 각 해당되는 전압별 error 정도 비교
표 본 과제에서 사용된 DAC, ADC, TIA 회로의 집적공정 전후 수율
표 a), b) 멤리스터 집적공정 전의 4개의 DAC로부터 측정한 Digital input 별 output 측정 c), d) 멤리스터 집적공정 후의 64개의 DAC로부터 측정한 Digital Input 별 output 측정
표 (a) 멤리스터 집적공정 전, ADC(4개) Analog input - output (b) 멤리스터 집적공정 후, ADC(16개) Analog input - output
표 DAC(64개) 전압별 error
표 ADC(16개) 디지털 출력 error
표 a) 멤리스터 집적공정 전, ADC (4개) Analog input - output 측정 b) 멤리스터 집적공정 후, ADC (16개) Analog input - output 측정
표 a) 3차년도에 설계한 DAC b) 2차년도에 설계한 DAC
표 a) 3차년도 멤리스터 집적공정 전 전압별 DAC 40개 error b) 3차년도 멤리스터 집적공정 후 전압별 DAC 40개 error
표 a) 3차년도에 설계한 TIA, b) 2차년도에 설계한 TIA
표 InGaAs synaptic transistor소자 제작 공정 모식도
표 제작된 InGaAs synaptic transistor의 단면 TEM 이미지 및 EDAX profile
표 제작된 InGaAs synaptic transistor의 전기 특성
표 제작된 InGaAs synaptic transistor의 후면 바이어스 의존성 및 endurance 측정 결과
표 tape-out칩 위 시냅스 소자 집적을 위한 소자층 구조 모식도
표 본 연구에서 사용한 Tape-out된 소자 단면도 및 표면 AFM 측정 결과
표 추가 CMP 전/후의 InGaAs층 본딩 양상 비교
표 InGaAs synaptic transistor 소자 제작 공정 모식도
표 제작된 InGaAs Synaptic Transistor의 단면 TEM 이미지 및 전기특성
표 제작된 InGaAs synaptic transistor 소자 특성을 기반으로 MNIST 학습 시뮬레이션 결과
표 제작된 InGaAs synaptic transistor의 endurance 측정 결과
표 상부 소자 집적 전/후 하부 소자 (Ring Oscillator) 성능 비교
표 상부 소자 집적 전 하부 소자 (Ring Oscillator) 성능을 spectrum analyzer로 측정한 결과
표 상부 소자 집적 후 하부 소자 (Ring oscillator) 성능을 spectrum analyzer 로 측정한 결과
표 제작한 멤리스터의 I-V curve 결과
표 본 과제에서 제작한 멤리스터의 Endurance 특성
표 본 과제에서 제작한 멤리스터의 Retention 특성
표 제작한 멤리스터의 쓰기 전압의 cycle-to-cycle 분포
표 제작한 멤리스터의 쓰기 전압의 device-to-device 분포
표 제작한 멤리스터 소자의 HRS(Off) 상태와 LRS(On) 상태의 저항값 누적 분포 결과
표 제작된 멤리스터의 아날로그 특성 측정 결과
표 제작된 멤리스터 소자의 선형성 측정 데이터 및 피팅 결과 각 potentiation(좌), depression(우)의 결과를 나타냄
표 3차년도에 제작한 멤리스터의 Ta dosing time에 따른 I-V 특성
표 3차년도에 제작한 멤리스터의 Ta dosing time에 따른 수율
표 제작된 멤리스터의 위치별(상하좌우) 쓰기 전압 분포와 수율 결과
표 제작된 멤리스터의 웨이퍼별 쓰기 전압 분포와 수율 결과
표 제작된 멤리스터의 웨이퍼별 온/오프 비율 결과
표 멤리스터 소자를 테스트 TEG를 이용하여 측정한 결과
표 멤리스터 소자와 CMOS 회로 간의 데이터 패스(data path) 결과
표 초격자 ZnO 신소자 제작 photolithography 공정 모식도
표 초격자/DNTT 기반 P=type 다치로직 신소자
표 passivation 방법에 의한 삼진 소자의 time stability 개선
표 포항공대 반도체기술융합센터 나노펩 구축 현황 및 실제 대면적 공정 결과 사진
표 제작된 (위) n-type (아래) p-type 삼진로직소자의 상태분산도 및 성능 요약표
표 다치로직 초격자 ZnO 신소자의 ID-VG Curve와 Swing (mV/dec) parameter 추출
표 (a) simple compact model 2step I D-V G (b) 초격자 ZnO 신소자 기반 3진 Resistor Load NMOS inverter의 동작전압(V DD) = 1V 에서의 Butterfly Curve
표 적층 TFT 소자 기반의 P-type 삼진 로직 소자 구조 모식도, 드레인 전압에 대한 전기적 특성 및 고정 저항을 활용한 P-type 기반 삼진 인버터 특성
표 (a) 5-trit 삼진 덧셈기 placement 예시 (b) 5-trit 삼진 덧셈기 routing
표 삼진 마이크로프로세서 simulation 결과
표 삼진로직 회로 검증 환경
표 Cadence Virtuoso로 설계한 최종 PDN, 각 TEG별로 할당된 정보
표 Chip-to-Chip Wire Bonding 통한 STI 집적연결 테스트
표 삼진 덧셈기 SUM 게이트 설계 layout
표 삼진로직 표준셀 physical layout의 phantom cell 변환
표 설계된 삼진 표준셀 라이브러리 physical layout 및 STI 확대도
표 단위 설계 모듈 6종을 포함한 전제 회로도 및 STI A, STI B, STI C의 TEG input pattern
표 SUM 회로도 및 TEG input pattern
표 CARRY 회로도 및 TEG input pattern
표 Ternary Full adder 회로도 및 TEG input pattern
표 Binary to Ternary Converter의 세 가지의 Reference 전압 Level 구현을 위한 저항 기반 회로 schematic
표 (a) 2진에서 3진으로의 (Binary to Ternary) Converter 회로 Schematic. (b) 입력단 ( B1, B0 )와 출력단 (T OUT)에 대한 timing diagram
표 Ternary to Binary Converter의 세 가지의 Reference 전압 Level 구현을 위한 저항 기반 회로 schematic
표 (a) Comparator 회로 Schematic, (b) Ternary to Binary Converter 회로 Schematic
표 Ternary to Binary Converter의 입력단 ( T IN )와 출력단 ( B 1, B 0 )에 대한 timing diagram
표 (a) 3진→2진 컨버터의 Schematic design, (b) 3진→2진 컨버터의 Layout Design, (c) 3진→2진 컨버터 자릿수 확장 방법론
표 (a) 2진→3진 컨버터의 Schematic design, (b) 2진→3진 컨버터의 Layout Design, (c) 2진→3진 컨버터 자릿수 확장 방법론
표 Probing을 통한 Full Adder의 동작특성 검증용 Probing pad 배치 실시예와 읽기용 analog buffer
표 Op Amp 활용한 transient 동작 측정법
표 신소자의 시간에 따른 전기적 특성 degradation 확인
표 PT-STI 측정 결과
표 중간 전류 fitting 통한 N-,P-Complementary model 설계
표 삼진로직소자의 contact 금속 종류에 따른 특성 비교와 3D bonding 결과
표 complementary NMIN 및 NMAX SPICE simulation과 binary 대비 소요되는 Data capacity 비교
표 stack channel 삼진 소자 기반 상보 단위회로 제작을 위한 Photo-mask design 및 6inch wafer에 제작된 결과 사진
표 상보적 특성의 stack channel 삼진 소자 기반 측정 set-up 사진과 STI, NMIN, NMAX 측정 결과
표 상보적 특성의 stack channel 삼진 소자 기반 측정 STI, NMIN, NMAX의 Vout 상태 분산 결과
표 inch wafer 상 test pattern 제작 결과
표 삼진 신소자 yield 평가 결과
표 칩으로 제작된 회로의 설계 Layout 및 이진/삼진 하이브리드 로직 시스템 동작 검증 위한 측정 시스템 구축
표 3D IC 형태의 삼진 ALU-이진 MCU 혼합 시스템 구현을 위한 소자 wiring 결과 사진
표 ‘0’과 ‘2’에서 켜져 있으면서 ‘1’에서 꺼지는 삼진 회로의 동작 simulation 및 정 전력 소모 비교
표 5-trit 삼진 덧셈기 placement와 routing (신소자 기반)
표 반도체 신소자를 위한 집적/검증용 회로기반 웨이퍼 제작 개념도
표 반도체 신소자를 위한 집적/검증용 공정 플랫폼 웨이퍼 제작을 위한 신소자 순차 집적구조 모식도
표 CMOS 전공정(상용 파운드리)과 신소자 후공정(NNFC) 간의 장치 매칭을 위한 포토마스크 Shot Map 및 Alignment Key 배치 예시
표 2세부(성균관대학교) 협력연구 제안기술-Via 집적형 신소자 공정플랫폼(자료출처: 2세부)
표 Via 집적형 원자스위치 단위소자 모식도
표 Via 집적형 원자 스위치 공정개발을 위한 마스크 Information
표 Via 집적형 원자 스위치 상부 전극(Cu) 공정 셋업을 위한 1차 기초평가 결과
표 Via 집적형 원자 스위치 상부 전극(Cu) 공정 셋업을 위한 2차 기초평가 결과
표 Via 집적형 원자 스위치 Pad Open 공정 개념도
표 Via 집적형 원자스위치 Pad Metal 형성 후 STEM-EDS(Cu) 분석이미지
표 Via 집적형 원자 스위치 Pad Metal 형성 후 Cu 불량 현상 정리(개선 전)
표 Via 집적형 원자 스위치 Pad Metal 형성 후 Cu 불량 개선 결과
표 CMOS 회로 연계 집적공정이 완료된 Via 집적형 원자 스위치 단면구조
표 CMOS 회로 연계 집적공정이 완료된 Via 집적형 원자 스위치 평면구조 (Cell Size 10㎛*4㎛ 기준 Unit 및 Array TEG 형성 결과)
표 2 단자 멤리스터 소자의 구조 모식도 및 공정순서도
표 2 단자 멤리스터 소자 High-K 증착 공정기술 최적화
표 2 단자 멤리스터 소자 High-K global etch 조건 최적화
표 2 단자 멤리스터 어레이 _ 구조도 및 공정순서도
표 2 단자 멤리스터 어레이 _ 구조도 및 공정순서도
표 2 단자 멤리스터 어레이 _ Metal 공정 최적화
표 2 단자 멤리스터 어레이 _ High-K global etch 실패 사례
표 제작 완료된 2 단자 멤리스터 어레이
표 2 단자 멤리스터 _ Lot 운영 시 공정검증 항목 및 결과
표 ①‘metal CD 최대 오차’ 검증 결과 _ 세부 데이터
표 ②-③‘metal 및 High-K 두께 오차’ 검증 결과 _ 세부 데이터
표 ④ High-K global etch 여부 _ 세부 데이터
표 CMOS 회로 기반 신소자 집적 Lot 월별 운영 현황
표 Si CMOS 기반 모놀리식 신소자 집적 사례 (우수 연구동향)
표 신소자 집적·검증 공정플랫폼 산학연 이용자 활용 절차

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