□ 연구개발 목표 및 내용 ◎ 최종 목표 초고성능 멀티센서 인공지능 컴퓨팅, 고정밀도 인공신경망 병렬프로세싱, 반도체 인공신경망 탑재 프레임워크를 갖춘 인공지능 프로세서 반도체 개발
ㅇ 병렬 센서 데이터를 동시에 처리 가능하여 (480fps 이상, 앙상블 기준 960fps 이상), 레벨4급의 자율주행을 달성할 수 있는 인공신경망 병렬 프로세싱을 위한 NPU(Neural Processing Unit)와 프로세서 아키텍처 (CNN 외에 MLP, RNN, Attention 계열 신경망 지원) ㅇ 레벨4급의 자
□ 연구개발 목표 및 내용 ◎ 최종 목표 초고성능 멀티센서 인공지능 컴퓨팅, 고정밀도 인공신경망 병렬프로세싱, 반도체 인공신경망 탑재 프레임워크를 갖춘 인공지능 프로세서 반도체 개발
ㅇ 병렬 센서 데이터를 동시에 처리 가능하여 (480fps 이상, 앙상블 기준 960fps 이상), 레벨4급의 자율주행을 달성할 수 있는 인공신경망 병렬 프로세싱을 위한 NPU(Neural Processing Unit)와 프로세서 아키텍처 (CNN 외에 MLP, RNN, Attention 계열 신경망 지원) ㅇ 레벨4급의 자율주행을 위하여 고정밀도의 데이터를 (INT 8/4-Bit, BF8/FP8 데이터 형식 지원 및 Yolo-v5/EfficientDet/PSPNet 신경망 기준 FP32 대비 mAP 하락 1% 이내) 고성능 (500TOPS 이상, 칩당 250TOPS 이상), 저전력으로 (6TOPS/Watt 이상) 프로세싱 가능한 인공신경망 프로세서 아키텍처 및 설계 ㅇ 자율주행차 및 모빌리티 이동체에서 인명/상해 위험도 (Risk)를 최소화하기 위한 기능안전성(ISO26262 Part5, Part11) 대응 아키텍처의 반도체 설계 (ASIL-B 이상 대응) ㅇ 다중 영상센서의 영상데이터 인터페이스 (16EA 이상, 칩당 8EA 이상), 이미지 처리프로세서(ISP) 및 비디오 데이터 압축 코덱을 (H.264 코덱) 내장한 아키텍처의 반도체 설계
◎ 전체 내용 (1차년도 개발내용 및 범위) ㅇ 자율주행 인공지능 반도체 사양 정의 및 구조 개발 - 자율주행 신경망 및 SW Stack 분석 및 성능 요구 분석 - SoC 요구 사양 도출 및 IP 선정 - SoC 구조 설계
ㅇ 고성능, 저전력 NPU 사양 정의 및 구조 개발 - 자율주행 신경망 구조 및 성능 요구 분석 - NPU 구조 설계 및 Simulator 개발 - 테스트용 컴파일러 개발
ㅇ WDR 지원 및 저지연 ISP 구조 개발 - WDR 알고리즘 개발 - 다채널 지원 ISP 구조 설계 및 모델 개발
ㅇ 고성능 3D Point Cloud Data 전처리기 IP H/W 구조 개발 - 3D Point Cloud 신경망 및 성능 요구 분석 - 전처리기 IP 구조 설계
ㅇ 기능안전 개발 프로세스 수립 - 기능안전 갭 분석 - 기능안전 교육 - 기능안전 프로세스 구축 - 기능안전 요구사항 개발
(2차년도 개발내용 및 범위) ㅇ 자율주행 인공지능 반도체 검증 시나리오 및 RTL 설계 - SoC 검증 시나리오 개발 - SoC RTL 설계
ㅇ 고성능, 저전력 NPU IP RTL 설계 및 검증 - NPU IP H/W RTL 설계 - UVM 기반 NPU IP 검증환경 구축 - FPGA Emulation 환경 구축 - NPU SDK 프로토타입 개발
ㅇ WDR 지원 및 저지연 ISP H/W RTL 설계 - ISP IP H/W RTL 설계 - FPGA 포팅 및 검증 - Firmware S/W 개발
ㅇ 고성능 3D Point Cloud Data 전처리기 IP H/W RTL 개발 - 전처리기 Reference SW 모델 개발 - 전처리기 H/W RTL 설계 - 전처리기 H/W 기능안전 설계
ㅇ 기능안전 컨셉 개발 및 안전 분석
(3차년도 개발내용 및 범위) ㅇ 자율주행 인공지능 반도체 설계 완료, 검증 및 Tapeout - SoC RTL 설계 완료 및 Post-Simulation - SoC RTL 검증 - SoC Frontend/Backend 진행
ㅇ 고성능, 저전력 NPU IP FPGA 검증 및 반도체 통합 - FPGA 수준 자율주행 신경망 검증 - NPU IP의 인공지능 반도체 Integration 지원
ㅇ WDR, 저지연 ISP IP FPGA 검증 및 반도체 통합 - FPGA 수준 ISP 검증 - ISP IP의 인공지능 반도체 Integration 지원 - 상용화 수준의 NPU SDK 개발
ㅇ 고성능 3D Point Cloud Data 전처리기 IP의 FPGA 검증 및 반도체 통합 - FPGA 수준 3D Point Cloud Data 전처리기 IP 검증 - 전처리기 IP의 인공지능 반도체 Integration 지원
ㅇ 하드웨어 안전 분석 - 하드웨어 안전 요구사항 개발 - 하드웨어 안전 설계 - 하드웨어 안전 분석
(4차년도 개발내용 및 범위) ㅇ 자율주행 인공지능 반도체 실리콘 검증 및 컴퓨팅 모듈 통합, 자율주행 실차 검증 지원 - SoC 실리콘 Post-Silicon 및 Bring-Up 테스트 - 총괄의 컴퓨팅 모듈 통합 지원 - 자율주행 실차 검증 지원
ㅇ 고성능, 저전력 NPU IP의 실리콘 검증 및 자율주행 실차 검증 지원 - 다양한 신경망 기반, NPU IP의 실리콘 검증 - 자율주행 실차 검증 지원 - NPU SDK 개선 - NPU IP 상용화 작업 - 인공지능 반도체 양산을 위한 NPU IP 개선사항 도출
ㅇ WDR, 저지연 ISP IP의 실리콘 검증 및 자율주행 실차 검증 지원 - ISP IP의 실리콘 검증 - 자율주행 실차 검증 지원 - ISP IP 상용화 작업 - 인공지능 반도체 양산을 위한 ISP IP 개선사항 도출
ㅇ 고성능 3D Point Cloud Data 전처리기 IP의 실리콘 검증 및 자율주행 실차 검증 지원 - 3D Point Cloud Data 전처리기 IP의 실리콘 검증 - 자율주행 실차 검증 지원 - 상용화를 위한 기술이전 작업 - 인공지능 반도체 양산을 위한 전처리기 IP 개선사항 도출
ㅇ 기능안전 심사 대응 - 기능안전 Safety Case 개발 - 기능안전 내부 심사 진행 및 외부 심사 대응
◎ 해당 연도 ● 목표 ㅇ 자율주행 인공지능 반도체 검증 시나리오 및 RTL 설계 - SoC 검증 시나리오 개발 - SoC RTL 설계
ㅇ 고성능, 저전력 NPU IP RTL 설계 및 검증 - NPU IP H/W RTL 설계 - UVM 기반 NPU IP 검증환경 구축 - FPGA Emulation 환경 구축 - NPU SDK 프로토타입 개발
ㅇ WDR 지원 및 저지연 ISP H/W RTL 설계 - ISP IP H/W RTL 설계 - FPGA 포팅 및 검증 - Firmware S/W 개발
ㅇ 고성능 3D Point Cloud Data 전처리기 IP H/W RTL 개발 - 전처리기 Reference SW 모델 개발 - 전처리기 H/W RTL 설계 - 전처리기 H/W 기능안전 설계
ㅇ 기능안전 컨셉 개발 및 안전분석 수행 - 반도체(SoC) 기술 안전 컨셉 개발 - 안전 요구사항을 반영한 반도체(SoC) 아키텍처 개발 - 반도체(SoC) 안전 분석(Safety Analysis) 수행 - 기능안전 지원 프로세스 산출물 개발
● 내용 ㅇ NPU IP 설계 - NPU IP H/W RTL 설계 - NPU 컴파일러 포함 SDK Prototype 개발 - UVM 기반 NPU IP H/W RTL 검증 환경 구축 - FPGA emulation 환경 구축
ㅇ 자율주행 인공지능 반도체 검증 시나리오 준비 - 가상 및 실차 연동 검증 환경 구축
ㅇ 자율주행 인공지능 반도체 설계 - CPU 클러스터 구성 등 주요 블록 설계 및 검증 - 3rd Party IP 검증 및 통합 - ISO26262 인증을 위한 산출물 작성 - 부트로더 구현 및 리눅스 포팅 등 시스템 SW 선행 개발
ㅇ ISP IP 개발 - 다채널 지원 및 140dB 성능 지원 H/W ISP IP RTL 설계 - ISP 기능안전 설계(ECC Memory, Register CRC, MCU PC Compare, ISP Input Check, ISP Self-test Check) - FPGA 검증 환경 구축 및 FPGA 기반 ISP 기능 검증
ㅇ Point Cloud 딥러닝 전처리 IP 개발 - Point Cloud 딥러닝 전처리 H/W IP RTL 설계를 위한 레퍼런스 S/W 개발 - Point Cloud 딥러닝 전처리 IP RTL 개발 및 최적화 - Point Cloud 딥러닝 전처리 IP 기능안전 설계
ㅇ ISO26262 - 반도체 SoC 기술 안전 컨셉 개발 - 반도체 SoC 안전 분석 수행 - 기능안전 지원 프로세스 산출물 개발
□ 연구개발성과 (연구개발 주요 핵심기술의 성과)
ㅇ 자율주행용 다양한 인공신경망을 지원하는 칩당 250TOPS 이상 초고성능, 6TOPS/W 이상 저전력 NPU IP H/W 및 SDK S/W 기술 - CNN 외에 MLP, Attention 계열의 다양한 자율주행용 인공신경망 지원 - 다중 영상 카메라 입력을 통합 처리하는 Batch Processing 기술 - Broadcast/Multicast를 지원하는 효율적인 Multi-Core 구조 기술 - 1% 이하의 높은 정밀도를 지원하기 위한 8/4-Bit 혼합정밀도 연산 구조 기술과 BF8/FP8 등 고정밀도 데이터 형식 지원 기술 - NPU H/W에 최적화된 컴파일러 및 혼합정밀도 양자화 기술 포함 NPU SDK 기술
ㅇ 자율주행 인식 개선을 위한 140dB급 WDR 성능 및 고성능/저지연 ISP IP H/W 기술 - 효율적인 24bit Compressed WDR 구현 기술 - 증가한 영상 센서 수를 면적 효율적으로 처리하면서도, 지연시간을 최소화하기 위한 다중 채널 지원 ISP 구조 기술
ㅇ 자율주행 안전성 개선을 목적으로 Lidar, 4D Imaging Radar 지원 위한, 6MPoint/sec급의 고성능 3D Point Cloud Data 전처리기 IP H/W 기술 - 3D Point Cloud Data의 처리 과정에서 기존 NPU/GPU에서 처리가 어려운 부분을 Off-loading하여 효과적으로 가속하는 기술
ㅇ 자율주행 레벨4급 이상의 기능안전성(ISO26262 Part5/11)에 대응하는 기능안전 기술 - 자율주행 인공지능 반도체 개발을 위한 기능안전프로세스 구축 - 자율주행 반도체의 기능안전 명세 작성 - 반도체 기술안전 컨셉 개발 및 안전 분석 - 반도체 하드웨어 기능안전 설계 및 안전 분석 (FMEDA) - 반도체 하드웨어 기능안전 심사 대응 (ASIL-B 이상)
ㅇ 자율주행 레벨4급 이상의 기능안전 대응 인공지능 반도체 SoC 기술 - 16개 이상의 영상센서 (칩당 8개 이상의 영상센서) 지원 인터페이스 탑재 - 고성능 Lidar, 4D Imaging Radar 지원 인터페이스 탑재 - 인지(Recognition), 계획(Planning) 단계에서의 지연시간 최소화를 위한 구조설계 (온칩 Frame Buffer 구조) - 실제 도로에서 자율주행 학습 데이터를 수집하기 위한 데이터 저장 구조 - 컴퓨팅 모듈 수준에서 두 개 이상의 반도체를 탑재 시 더 높은 수준의 기능안전인증에 (ASIL-D) 대응하기 위한 Safety Subsystem 기술 (Redundancy 지원)
□ 연구개발성과 활용계획 및 기대 효과 (연구개발성과의 기대효과) - 레벨4급 이상의 자율주행용 인공지능 반도체는 단순히 H/W 구현을 넘어선 원천 알고리즘, 시스템 S/W, 시스템 H/W(CPU, GPU, BUS, 메모리 등)까지 전수준에 걸친 상호 최적화를 통해 완성 및 패키징 된 기술로, 성공적인 확보 시 경쟁국과의 격차 확대 기대 - 난이도가 높은 자율주행 레벨4급 이상의 인공지능 반도체 기술 확보를 통해, 반도체/부품은 물론 H/W, S/W, 시스템 및 완성차까지 글로벌 자율주행 생태계를 주도 가능 - 기능안전 국제표준(ISO26262 Part5/11)에 대응가능한 반도체 설계 완성을 통해 자율주행차/모빌리티에서 인명/상해 위험도의 최소화 기술 확보 - 대규모 글로벌 자율주행차/모빌리티 시장에서 기술주도권 확보를 통해 시장 점유 및 수출 확대를 통해 막대한 경제적 이익 창출 - 자율주행분야 핵심 기술의 국산화를 통해 해외기술에 대한 국내시장 진입을 방어하고 기술 의존도를 낮춰, 국가 산업/기술 경쟁력을 강화 효과 기대
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