수평형 전력소자인 LDMOS(Lateral Double diffused MOS)의 on 저항을 줄이기 위해 기존의 LDMOS의 드리프트 영역의 농도를 높임으로서 on 특성을 개선시켰다. 수평형 전력소자의 중요한 특성에는 항복전압과 on 저항이 있다. 드리프트 영역의 농도를 높이면, 항복전압이 줄어들며, on 저항은 감소한다. 이와 반대로 드리프트 영역의 농도를 낮추면, 항복전압은 늘어나지만, on 저항 또한 늘어나므로, 이점을 잘 고려해서 설계하여야 한다. 제안된 Multi-RESURF(REduced SURface Field) LDMOS에서는 기존의 LDMOS에 N_top 및 P_top 층을 추가하여 on 저항을 줄였으며, 이와 같이 Multi-RESURF 구조의 항복전압에 대한 해석적인 모델을 제안하였다. Multi-RESURF 구조의 ...
수평형 전력소자인 LDMOS(Lateral Double diffused MOS)의 on 저항을 줄이기 위해 기존의 LDMOS의 드리프트 영역의 농도를 높임으로서 on 특성을 개선시켰다. 수평형 전력소자의 중요한 특성에는 항복전압과 on 저항이 있다. 드리프트 영역의 농도를 높이면, 항복전압이 줄어들며, on 저항은 감소한다. 이와 반대로 드리프트 영역의 농도를 낮추면, 항복전압은 늘어나지만, on 저항 또한 늘어나므로, 이점을 잘 고려해서 설계하여야 한다. 제안된 Multi-RESURF(REduced SURface Field) LDMOS에서는 기존의 LDMOS에 N_top 및 P_top 층을 추가하여 on 저항을 줄였으며, 이와 같이 Multi-RESURF 구조의 항복전압에 대한 해석적인 모델을 제안하였다. Multi-RESURF 구조의 시뮬레이션에서 얻어진 값들을 해석적인 결과와 비교하여 그 타당성을 입증하였다. 또한 Multi-RESURF 구조와 기존의 구조를 비교하여 최적의 on 저항을 값을 구하기 위하여, 기존구조와 동일한 드리프트 영역의 길이(L)와, epi 층의 두께 및 농도를 갖게 하고, 드리프트 영역내의 농도와 두께만을 변화시켜가며, 최적의 on 저항 값을 구하였다. 최적의 저항 값은 N_top, P_top 영역의 두께는 각각 0.7㎛이고, 이때의 농도는 4×10^16cm^-3이며, N영역의 농도는 1×10^16cm^-3 이고, 두께는 0.6㎛임을 시뮬레이션을 통하여 얻을 수 있었다. 이 경우 항복전압은 기존의 구조와 동일한 96V의 전압을 가지며, 기존 구조의 경우 on 저항은 4.62Ω㎝인데 반하여, Multi-RESURF 구조의 경우 on 저항을 3.74Ω㎝으로 제안된 구조의 on 저항 값을 1/5 가량 줄일 수 있었다. 이것의 타당성을 검증하기 위하여, 2차원 소자 시뮬레이터인 ATLAS를 사용하였다.
수평형 전력소자인 LDMOS(Lateral Double diffused MOS)의 on 저항을 줄이기 위해 기존의 LDMOS의 드리프트 영역의 농도를 높임으로서 on 특성을 개선시켰다. 수평형 전력소자의 중요한 특성에는 항복전압과 on 저항이 있다. 드리프트 영역의 농도를 높이면, 항복전압이 줄어들며, on 저항은 감소한다. 이와 반대로 드리프트 영역의 농도를 낮추면, 항복전압은 늘어나지만, on 저항 또한 늘어나므로, 이점을 잘 고려해서 설계하여야 한다. 제안된 Multi-RESURF(REduced SURface Field) LDMOS에서는 기존의 LDMOS에 N_top 및 P_top 층을 추가하여 on 저항을 줄였으며, 이와 같이 Multi-RESURF 구조의 항복전압에 대한 해석적인 모델을 제안하였다. Multi-RESURF 구조의 시뮬레이션에서 얻어진 값들을 해석적인 결과와 비교하여 그 타당성을 입증하였다. 또한 Multi-RESURF 구조와 기존의 구조를 비교하여 최적의 on 저항을 값을 구하기 위하여, 기존구조와 동일한 드리프트 영역의 길이(L)와, epi 층의 두께 및 농도를 갖게 하고, 드리프트 영역내의 농도와 두께만을 변화시켜가며, 최적의 on 저항 값을 구하였다. 최적의 저항 값은 N_top, P_top 영역의 두께는 각각 0.7㎛이고, 이때의 농도는 4×10^16cm^-3이며, N영역의 농도는 1×10^16cm^-3 이고, 두께는 0.6㎛임을 시뮬레이션을 통하여 얻을 수 있었다. 이 경우 항복전압은 기존의 구조와 동일한 96V의 전압을 가지며, 기존 구조의 경우 on 저항은 4.62Ω㎝인데 반하여, Multi-RESURF 구조의 경우 on 저항을 3.74Ω㎝으로 제안된 구조의 on 저항 값을 1/5 가량 줄일 수 있었다. 이것의 타당성을 검증하기 위하여, 2차원 소자 시뮬레이터인 ATLAS를 사용하였다.
LDMOS has been widely used in high voltage ICs for motor controllers, power converters, and automotive electronics. Reduction of on-resistance (R_on) in high voltage devices is of critical importance for the power consumption of the device. R_on decreases with increase of the doping concentration of...
LDMOS has been widely used in high voltage ICs for motor controllers, power converters, and automotive electronics. Reduction of on-resistance (R_on) in high voltage devices is of critical importance for the power consumption of the device. R_on decreases with increase of the doping concentration of the drift region. However, breakdown voltage (BV) of the conventional LDMOS structure depends also on the doping concentration of the epi region, decreasing with it. In this report, a multi-resurf LDMOS [1] structure is proposed to reduce R_on the which allows no degradation in BV. The on-and off-state characteristics of the proposed structure are simulated using the two-dimensional devices simulator ATLAS and compared with those for the conventional one. The P_top layer helps to deplete N and N_top layers in lateral and also in vertical directions. In the on-state, the increase in N_top doping, which can be much higher than conventional case, will reduce R_on of the device. This maximum breakdown voltage of the structure is determined from the vertical field along n+p-p+ junction under the drain diffusion [3]. An analytical expression for the surface potential distrubution for the multi-resurf LDMOS structure is also derived for the first time using the potential model [4] reported, which gives a fair agreement with the simulation results. In conclusion, it has been demonstrated that the multi-resurf structure with stacked layers of N_top, P_top and N regions in place of the drift region for the conventional structure can reduce R_on by 20% without degradation of the device breakdown voltage.
LDMOS has been widely used in high voltage ICs for motor controllers, power converters, and automotive electronics. Reduction of on-resistance (R_on) in high voltage devices is of critical importance for the power consumption of the device. R_on decreases with increase of the doping concentration of the drift region. However, breakdown voltage (BV) of the conventional LDMOS structure depends also on the doping concentration of the epi region, decreasing with it. In this report, a multi-resurf LDMOS [1] structure is proposed to reduce R_on the which allows no degradation in BV. The on-and off-state characteristics of the proposed structure are simulated using the two-dimensional devices simulator ATLAS and compared with those for the conventional one. The P_top layer helps to deplete N and N_top layers in lateral and also in vertical directions. In the on-state, the increase in N_top doping, which can be much higher than conventional case, will reduce R_on of the device. This maximum breakdown voltage of the structure is determined from the vertical field along n+p-p+ junction under the drain diffusion [3]. An analytical expression for the surface potential distrubution for the multi-resurf LDMOS structure is also derived for the first time using the potential model [4] reported, which gives a fair agreement with the simulation results. In conclusion, it has been demonstrated that the multi-resurf structure with stacked layers of N_top, P_top and N regions in place of the drift region for the conventional structure can reduce R_on by 20% without degradation of the device breakdown voltage.
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