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전통적으로, 텍스쳐 멥핑은 3차원으로 모델링된 물체의 표면에 이미지를 입힘으로써 보다 높은 현실감을 실현하는 방법으로 사용되어 왔다. 고정된 형태의 3차원 그래픽 가속기에서 텍스춰 멥핑은 vertex마다 지정된 텍스춰 좌표로부터 각 픽셀의 텍스춰 좌표를 구한 후 픽셀별로 외부메모리상에 존재하는 텍스춰 데이터를 읽어오는 방식이었다. 텍스쳐 캐쉬는 텍스쳐 접근의 지역성을 이용하여 작은 용량의 고속 메모리에 일정량의 텍스쳐를 미리 읽어둠으로써 메모리 ...

전통적으로, 텍스쳐 멥핑은 3차원으로 모델링된 물체의 표면에 이미지를 입힘으로써 보다 높은 현실감을 실현하는 방법으로 사용되어 왔다. 고정된 형태의 3차원 그래픽 가속기에서 텍스춰 멥핑은 vertex마다 지정된 텍스춰 좌표로부터 각 픽셀의 텍스춰 좌표를 구한 후 픽셀별로 외부메모리상에 존재하는 텍스춰 데이터를 읽어오는 방식이었다. 텍스쳐 캐쉬는 텍스쳐 접근의 지역성을 이용하여 작은 용량의 고속 메모리에 일정량의 텍스쳐를 미리 읽어둠으로써 메모리 대역폭 문제를 해결하기 위해 사용되어왔다. 한편, 그래픽스 하드웨어는 고정된 기능만을 수행하는 기존의 방식에서 벗어나 프로그램이 가능한 구조로 발전하고 있다. 프로그램 가능한 그래픽스 하드웨어의 동작은 입력된 프로그램에 의해 결정되며 고정된 하드웨어에서는 불가능했던 시각적 효과들과 그래픽스 하드웨어를 범용계산에 활용하는 방법들이 하드웨어의 변경 없이 필요에 따라 구현 가능해 졌다. 이러한 형태의 그래픽스 하드웨어는 Geometric Engine (GB)에 vertex shader, Rasterization Engine (RE)에 pixel shader라는 프로세서를 갖는다. 그래픽스와 관련된 최근의 산업표준은 shader의 programmability를 높이는데 주력하고 있으며 한가지 획기적인 변화는 RE에서 뿐만 아니라 GE에서도 vertex 텍스쳐 맵핑을 지원하도록 했다는 것이다. vertex 텍스쳐 맵핑은 텍스쳐를 통해 실제로 물체의 형태를 바꾸거나 pixel shader의 연산결과를 vertex shader가 사용하는 것을 가능하게 한다. vertex 텍스쳐는 vertex에 할당된 텍스쳐 좌표를 이용해서 접근하므로 텍스쳐 접근의 지역성이 vertex의 분포에 의해 좌우된다. 따라서, 기존의 텍스쳐 캐쉬를 vertex 텍스쳐에 적용할 수가 없다. 이 논문에서 고안된 캐쉬는 읽혀지는 vertex 텍스쳐픽셀간의 거리를 계산하여 해당 texture 블록의 지역성을 판단한다. 또한 같은 블록안에 몇 개의 텍스쳐픽셀이 읽혀질 것인지를 계산하여 지역성 판단을 더욱 정확하게 한다. 이렇게 판단된 지역성으로 어떤 텍스쳐 블록을 캐쉬에 저장할 것인지 아니면 메모리로부터 직접 올 것인지를 결정하여 캐쉬의 동작모드를 실시간으로 제어한다. 제안된 캐쉬는 Verilog-HBL을 이용하여 구현되었으며 캐취가 없는 경우 및 기존의 캐쉬를 사용한 경우와 성능을 비교하기 위한 시뮬레이션을 수행했다. 시뮬레이션 결과는 하나의 vertex를 읽어오는데 드는 싸이클 수로 비교하였다. 모든 테스트에 대해 고안된 캐쉬는 캐쉬가 없는 경우와 기존의 캐쉬를 사용한 경우보다 좋은 성능을 나타내었으며, vertex의 밀집도가 불규칙적으로 분포하는 테스트장면들에 대하여 평균 27.0%의 성능 향상을 보였다. 제안된 캐쉬를 구현하기 위해 필요한 하드웨어부담은 9.6%로 나타났다.

Abstract ▼ AI-Helper

Texture mapping has been widely used to provide realistic looking surfaces of a 3D object by mapping images onto the object's surfaces. Texture mapping is processed in rasterization stage of the graphics pipeline, and textures are referenced with texture coordinates calculated for every pixel. Textu...

Texture mapping has been widely used to provide realistic looking surfaces of a 3D object by mapping images onto the object's surfaces. Texture mapping is processed in rasterization stage of the graphics pipeline, and textures are referenced with texture coordinates calculated for every pixel. Texture mapping was the only way for graphics hardware to access the external memory. Texture cache was invented to solve the memory bandwidth problem caused by frequent access of texture. The premise of texture cache is high locality of reference of texture. Vertex texture mapping is new functionality of graphics hardware introduced by recent industrial standards. Vertex texture mapping enables vertex shader in geometry stage of the graphics pipeline to access textures in the external memory. Vertex shader becomes able to manipulate 3D object's geometry using vertex texture, and to use the calculation results of pixel shader transferred via vertex texture. Bandwidth problem added by vertex texture mapping should be handled with consideration of characteristics of locality in referencing vertex texture. Locality of reference of vertex texture varies depending upon the distribution of vertices. Thus, the conventional cache is not applicable to efficiently support vertex texture mapping. In this paper, a cache for vertex texture is proposed. The proposed cache estimates the amount of locality of texture access and adaptively adjusts the cache operation modes. The estimation of locality is achieved by monitoring the distance between consecutively requested texture pixels (texels) and counting the number of requested texels in a same block. All texels in a block are loaded to the proposed cache in regions of high locality while only requested texels are read without caching in regions of low locality. The proposed cache is implemented using Verilog-HDL and simulated with various patterns of vertex texture access. The proposed cache improves 27.0% of average access cycles compared with a conventional texture cache for general test scenes. The proposed cache integrates 296k logic gates using a 1.8V 0.18㎛ 1P4M CMOS technology. The hardware overhead added to the conventional cache is 9.6%.

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