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NTIS 바로가기This paper describes the design of 1.1Gb/s non-PLL-type all-digital CRC(Clock Recovery Circuit). The proposed CRC generates the clocks with multiple phases and provides them to ADC. Then ADC samples the preamble data in the form of multiple bits using the multiphase clocks. The CRC determines the cl...
저자 | 조경진 |
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학위수여기관 | 韓國外國語大學校 大學院 |
학위구분 | 국내석사 |
학과 | 전자정보공학과 |
지도교수 | 조경순 |
발행연도 | 2011 |
총페이지 | 52 p. |
언어 | kor |
원문 URL | http://www.riss.kr/link?id=T12361404&outLink=K |
정보원 | 한국교육학술정보원 |
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