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반도체 산업의 발달로 트랜지스터의 집적도는 무어의 법칙에 맞추어 발전해왔으며 이와 함께 게이트의 지연시간은 게이트 길이와 같이 줄어들었으나 배선의 증가로 인해 생기는 지연시간은 늘어났다. 또한 반도체 소자의 집적도도 물리적인 한계에 부딪히고 있다. 배선으로 인한 지연시간의 증가를 더 이상 보상해주지 못한다. 이러한 집적도의 한계 및 배선의 길이 증가로 인한 지연시간을 극복하기 위해서는 새로운 배선 물질이나 배선의 길이를 줄이는 방법이 있을 것이다. 실리콘 관통 홀을 이용한 3차원 ...

반도체 산업의 발달로 트랜지스터의 집적도는 무어의 법칙에 맞추어 발전해왔으며 이와 함께 게이트의 지연시간은 게이트 길이와 같이 줄어들었으나 배선의 증가로 인해 생기는 지연시간은 늘어났다. 또한 반도체 소자의 집적도도 물리적인 한계에 부딪히고 있다. 배선으로 인한 지연시간의 증가를 더 이상 보상해주지 못한다. 이러한 집적도의 한계 및 배선의 길이 증가로 인한 지연시간을 극복하기 위해서는 새로운 배선 물질이나 배선의 길이를 줄이는 방법이 있을 것이다. 실리콘 관통 홀을 이용한 3차원 적층 기술은 기존의 2D 패키징 기술과는 다르게 와이어 본딩의 사용을 최소화 할 수 있기 때문에 전달속도, I/O 개수의 제한, 고주파 영역에서의 손실 등의 문제점을 해결해 줄 수 있으며 길이도 짧아지기 때문에 가격적인 측면에서 이점을 가져올 수 있다. 본 연구에서는 이러한 실리콘 관통 홀을 포함한 실리콘 인터포저를 제작하기 위한 공정을 진행하였으며 실리콘 관통 홀 형성 조건, 전극 충진 기술에 대한 조건 및 재분배층 형성 조건을 확립함과 동시에 실리콘 관통 홀 크기에 따른 식각 비율 및 전류 밀도에 따른 도금 시간 및 양상을 알아보았다. 실리콘 관통 홀의 크기가 클수록 실리콘의 식각 비율은 증가하는 것을 확인하였고 도금 시 전류밀도가 클수록 전극 물질의 충진이 빠르나 void가 형성 될 수 있다는 것도 확인하였다. 이렇게 실리콘 인터포저를 위해 각각의 실험들로 조건을 형성해 나갔다. 또한 실리콘 관통 홀처럼 배선으로 쓰여질 수 있고 2010년 두 연구자에게 노벨 물리학상을 받게 해준 그래핀은 2004년 처음 발견된 이후로 수많은 연구가 진행되었으며 뛰어난 물성으로 인해 아직까지도 많은 연구가 진행 중이며 차세대 전자재료로 많은 응용분야에 활용 될 것으로 기대된다. 본 연구에서는 그래핀을 이용하여 금속 전극과의 접촉저항 개선에 대한 연구를 진행하였다. 그래핀을 반도체 소자나 적층 기술에 사용할 시 쓰여지는 사진 감광액이나 PMMA등이 그래핀과 금속 사이에 남아있게 되면 이로 인해 접착력이 나빠지거나 접촉저항이 발생할 수 있으며 그래핀의 뛰어난 전기적 특성을 저하시키는 요인으로 작용한다. 이러한 접촉저항을 줄이기 위해서 그래핀 위에 전극을 형성하기 전에 아르곤 플라즈마 처리를 통해 그래핀 위에 남아있을 수 있는 유기물을 제거하여 접착력과 접촉저항을 줄이는 연구를 진행하였다. 접촉 저항은 TLM(Transfer Length Method) 샘플 제작을 하여 측정하였고 플라즈마 처리 시간에 따른 특성을 평가하였다. 플라즈마 처리 시간이 길어질 수록 접촉저항이 감소하는 경향성이 보이나 너무 긴 처리 시간은 오히려 접촉저항을 증가시키는 요인으로 작용하였다. 결론적으로 적절한 아르곤 플라즈마 처리시간이 필요하다는 것을 확인하였다.

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