3차원 적층 패키지(3Dintegrated package) 에서 초소형 패키지 내에 적층되어 있는 칩들의 발열로 인한 열 신뢰성 문제는 3차원 적층 패키지의 핵심 이슈가 되고 있다. 본 연구에서는 TSV(through-silicon-via) 기술을 이용한 3차원 적층 패키지의 열 특성을 분석하기 위하여 수치해석을 이용한 방열 해석을 수행하였다. 특히 모바일 기기에 적용하기 위한 3D TSV 패키지의 열 특성에 대해서 연구하였다. 본 연구에서 사용된 3차원 패키지는 최대 8 개의 메모리 칩과 한 개의 로직 칩으로 적층되어 있으며, 구리 TSV 비아가 내장된 인터포저(interposer)를 사용하여 기판과 연결되어 있다. 실리콘 및 유리 소재의 인터포저의 열 특성을 각각 비교 분석하였다. 또한 본 연구에서는 TSV 인터포저를 사용한 3D 패키지에 대해서 메모리 칩과 로직 칩을 사용하여 적층한 경우에 대해서 방열 특성을 수치 해석적으로 연구하였다. 적층된 칩의 개수, 인터포저의 크기 및 TSV의 크기가 방열에 미치는 영향에 대해서도 분석하였다. 이러한 결과를 바탕으로 메모리 칩과 로직 칩의 위치 및 배열 형태에 따른 방열의 효과를 분석하였으며, 열을 최소화하기 위한 메모리 칩과 로직 칩의 최적의 적층 방법을 제시하였다. 궁극적으로 3D TSV 패키지 기술을 모바일 기기에 적용하였을 때의 열 특성 및 이슈를 분석하였다. 본 연구 결과는 방열을 고려한 3D TSV 패키지의 최적 설계에 활용될 것으로 판단되며, 이를 통하여 패키지의 방열 설계 가이드라인을 제시하고자 하였다.
3차원 적층 패키지(3D integrated package) 에서 초소형 패키지 내에 적층되어 있는 칩들의 발열로 인한 열 신뢰성 문제는 3차원 적층 패키지의 핵심 이슈가 되고 있다. 본 연구에서는 TSV(through-silicon-via) 기술을 이용한 3차원 적층 패키지의 열 특성을 분석하기 위하여 수치해석을 이용한 방열 해석을 수행하였다. 특히 모바일 기기에 적용하기 위한 3D TSV 패키지의 열 특성에 대해서 연구하였다. 본 연구에서 사용된 3차원 패키지는 최대 8 개의 메모리 칩과 한 개의 로직 칩으로 적층되어 있으며, 구리 TSV 비아가 내장된 인터포저(interposer)를 사용하여 기판과 연결되어 있다. 실리콘 및 유리 소재의 인터포저의 열 특성을 각각 비교 분석하였다. 또한 본 연구에서는 TSV 인터포저를 사용한 3D 패키지에 대해서 메모리 칩과 로직 칩을 사용하여 적층한 경우에 대해서 방열 특성을 수치 해석적으로 연구하였다. 적층된 칩의 개수, 인터포저의 크기 및 TSV의 크기가 방열에 미치는 영향에 대해서도 분석하였다. 이러한 결과를 바탕으로 메모리 칩과 로직 칩의 위치 및 배열 형태에 따른 방열의 효과를 분석하였으며, 열을 최소화하기 위한 메모리 칩과 로직 칩의 최적의 적층 방법을 제시하였다. 궁극적으로 3D TSV 패키지 기술을 모바일 기기에 적용하였을 때의 열 특성 및 이슈를 분석하였다. 본 연구 결과는 방열을 고려한 3D TSV 패키지의 최적 설계에 활용될 것으로 판단되며, 이를 통하여 패키지의 방열 설계 가이드라인을 제시하고자 하였다.
In 3-dimensional (3D) integrated package, thermal management is one of the critical issues due to the high heat flux generated by stacked multi-functional chips in miniature packages. In this study, we used numerical simulation method to analyze the thermal behaviors, and investigated the thermal is...
In 3-dimensional (3D) integrated package, thermal management is one of the critical issues due to the high heat flux generated by stacked multi-functional chips in miniature packages. In this study, we used numerical simulation method to analyze the thermal behaviors, and investigated the thermal issues of 3D package using TSV (through-silicon-via) technology for mobile application. The 3D integrated package consists of up to 8 TSV memory chips and one logic chip with a interposer which has regularly embedded TSVs. Thermal performances and characteristics of glass and silicon interposers were compared. Thermal characteristics of logic and memory chips are also investigated. The effects of numbers of the stacked chip, size of the interposer and TSV via on the thermal behavior of 3D package were investigated. Numerical analysis of the junction temperature, thermal resistance, and heat flux for 3D TSV package was performed under normal operating and high performance operation conditions, respectively. Based on the simulation results, we proposed an effective integration scheme of the memory and logic chips to minimize the temperature rise of the package. The results will be useful of design optimization and provide a thermal design guideline for reliable and high performance 3D TSV package.
In 3-dimensional (3D) integrated package, thermal management is one of the critical issues due to the high heat flux generated by stacked multi-functional chips in miniature packages. In this study, we used numerical simulation method to analyze the thermal behaviors, and investigated the thermal issues of 3D package using TSV (through-silicon-via) technology for mobile application. The 3D integrated package consists of up to 8 TSV memory chips and one logic chip with a interposer which has regularly embedded TSVs. Thermal performances and characteristics of glass and silicon interposers were compared. Thermal characteristics of logic and memory chips are also investigated. The effects of numbers of the stacked chip, size of the interposer and TSV via on the thermal behavior of 3D package were investigated. Numerical analysis of the junction temperature, thermal resistance, and heat flux for 3D TSV package was performed under normal operating and high performance operation conditions, respectively. Based on the simulation results, we proposed an effective integration scheme of the memory and logic chips to minimize the temperature rise of the package. The results will be useful of design optimization and provide a thermal design guideline for reliable and high performance 3D TSV package.
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문제 정의
또한 인터포저의 종류로서 실리콘(silicon) 인터포저와 유리(glass) 인터포저의 재질에 대한 영향도 분석하였다. 궁극적으로 3 차원 TSV 패키지 기술을 모바일 기기에 적용하였을 때의 열 특성을 분석하였으며, 이를 통하여 방열 설계 가이드라인을 제시하고자 하였다.
본 연구에서는 TSV 비아 및 인터포저를 사용한 3 차원 적층 패키지의 열 특성에 대해서 수치해석을 사용하여 분석하였다. 특히 모바일 기기에 적용을 위한 3 차원 패키지의 방열 특성에 대해서 연구하였다.
따라서 현재 사용되고 있는 칩에 대한 방열의 한계를 파악하고, 최적의 설계를 하는 것이 필요하다. 본 연구에서는 TSV 인터포저를 사용한 3 차원 패키지에 대해서 메모리 칩(memory chip)과 로직 칩(logic chip)을 사용하여 적층한 경우에 대해서 방열 특성을 수치 해석적으로 연구하였다. 적층된 칩의 개수, 인터포저의 크기 및 TSV의 크기가 방열에 미치는 영향에 대해서 분석하였다.
본 연구에서는 TSV 비아 및 인터포저를 사용한 3 차원 적층 패키지의 열 특성에 대해서 수치해석을 사용하여 분석하였다. 특히 모바일 기기에 적용을 위한 3 차원 패키지의 방열 특성에 대해서 연구하였다. 인터포저의 재질이 유리인 경우 실리콘보다 칩의 개수와 power에 대해 더 급격하게 칩의 최대 온도가 상승한다.
가설 설정
8. Temperature of stacked one memory chip and one logic chip according to the z-axis distance under (a) normal operating (b) high performance operating condition.
6 W를 적용하였다. 각 칩의 작동 최대 한계온도, 즉 칩이 오작동하여 성능이 저하되거나, 파괴되는 온도에 대해서 메모리 칩은 80℃~90℃, 로직 칩은 120℃~130℃로 가정하여 해석을 진행하였다.15)
제안 방법
Fig. 1(b)는 로직 칩을 추가한 구조로 일반적인 구동을 하는 normal operating과 발열량이 높을 것이라고 예상되는 고성능 구동, 즉 high performance operating으로 구동에 따라 구분하여 인가하는 전원(power)을 다르게 주는 조건으로 로직 칩의 위치에 따른 해석을 수행하였다. 로직 칩의 위치 배열에 대한 예시는 Fig.
통상적으로 로직 칩은 메모리 칩에 비하여 많은 I/O 개수, 즉 TSV의 개수도 많으며 많은 열을 발생하기 때문에 로직 칩의 위치가 전체 패키지의 열 특성에 많은 영향을 미칠 가능성이 크다. 따라서 로직 칩의 위치에 따른 영향을 분석하기 위해 로직 칩과 메모리 칩의 배치를 Fig. 2와 같이 Type A, Type B, Type C 3 개의 패키지 형태로 나누어 해석을 수행하였다. Type A는 기판과 인터포저 위에 다수의 메모리 칩이 적층되어 있고, 그 위에 로직 칩이 적층되어 있는 구조이다.
적층된 칩의 개수, 인터포저의 크기 및 TSV의 크기가 방열에 미치는 영향에 대해서 분석하였다. 또한 메모리 칩과 로직 칩의 위치 및 배열 형태에 따라서 방열의 효과를 분석하였다. 또한 인터포저의 종류로서 실리콘(silicon) 인터포저와 유리(glass) 인터포저의 재질에 대한 영향도 분석하였다.
또한 메모리 칩과 로직 칩의 위치 및 배열 형태에 따라서 방열의 효과를 분석하였다. 또한 인터포저의 종류로서 실리콘(silicon) 인터포저와 유리(glass) 인터포저의 재질에 대한 영향도 분석하였다. 궁극적으로 3 차원 TSV 패키지 기술을 모바일 기기에 적용하였을 때의 열 특성을 분석하였으며, 이를 통하여 방열 설계 가이드라인을 제시하고자 하였다.
패키지 표면에 적용된 대류 계수는 10 W/m2K이다. 또한, 패키지의 다른 재료에 비하여 저항이 높은 칩에서 전력 손실에 의한 발열이 주로 발생하므로, 칩에 발열 하중을 적용하였다. 발열 하중 조건은 모바일 패키지를 연구한 기존 문헌과 공개된 자료들을 참고하였다.
Type B는 인터포저 위에 1개의 로직 칩이 있고, 그 위로 메모리 칩이 적층되어 있는 구조이며, Type C는 로직 칩과 메모리 칩이 수평방향으로 분리되어 적층 되어 있는 구조이다. 로직 칩과 메모리 칩의 위치 및 배열에 대한 열 해석 모델은 실리콘 인터포저 패키지를 기준으로 열 해석을 수행 하였다. 로직 칩의 크기는 5×5×0.
로직 칩의 위치 배열이 다른 패키지에서 인터포저 크기의 영향에 대해 해석을 수행하기 위해 실리콘 인터포저의 크기를 13×13 mm2에서 20×20 mm2까지 면적을 증가시키며 비교하였다.
로직 칩의 위치에 따른 각 층의 열 분포를 보기 위해 Fig. 7과 같이 패키지의 중심에서 z축 방향(수직 방향)으로의 온도분포를 분석하였다. Type A와 Type B 패키지는 메모리 칩과 로직 칩이 열원으로서 수직방향으로 적층이 되어있기 때문에 로직 칩의 발열이 메모리 칩의 온도에 영향을 미칠 수 있다.
3은 본 연구에서 사용한 TSV 구조의 FEM(finite element method) 모델을 나타내고 있다. 본 연구에서는 재료의 크기 제원(dimension)을 변화시키면서 열 해석을 행하였다. 각 해석 변수에 대하여 Table 1에 대한 제원을 가지는 패키지를 기준 모델로 하여 결과를 비교하였다.
기판과 기판 위의 요소들은 8 절점 3 차원 모델로 구성된 SOLID278 요소를 사용하였다. 본 해석에서는 소자의 발열에 대한 최대온도와 온도분포의 분석이 목적이므로, 열의 흐름이 시간에 따라 더 이상 변하지 않는 상태인 정상상태(steady state) 열 해석을 수행하였다. 해석에 수행된 TSV를 이용한 3차원 패키지의 기본적인 개략도는 Fig.
12는 인터포저 층의 열 유속(heat-flux)를 나타낸 것이다. 열 유속분포를 통해 Type A와 Type B의 인터포저 층에서의 열 방출 정도를 비교하였다. Type A와 Type B의 칩과 인터포저의 경계면에서 열 유속을 비교해 보면, Type B의 경계면에서 열 유속 값이 더 크게 나타난 것을 볼 수 있다.
인터포저의 면적을 13×13 mm2에서 20×20 mm2로 크기를 증가시키며 해석을 진행하였다.
본 연구에서는 TSV 인터포저를 사용한 3 차원 패키지에 대해서 메모리 칩(memory chip)과 로직 칩(logic chip)을 사용하여 적층한 경우에 대해서 방열 특성을 수치 해석적으로 연구하였다. 적층된 칩의 개수, 인터포저의 크기 및 TSV의 크기가 방열에 미치는 영향에 대해서 분석하였다. 또한 메모리 칩과 로직 칩의 위치 및 배열 형태에 따라서 방열의 효과를 분석하였다.
5는 인터포저의 크기 변화에 따른 칩의 최대 온도에 대한 그래프이다. 정확한 차이를 보기 위해 4개의 메모리 칩이 적층된 패키지를 기준으로 결과를 비교하였다. 인터포저의 면적을 13×13 mm2에서 20×20 mm2로 크기를 증가시키며 해석을 진행하였다.
각 패키지의 크기는 실제 모바일 기기에 사용되고 있는 3 차원 패키지의 치수를 참고하여 선정하였다. Table 1은 해석에 필요한 재료 규격을 나타내고 있다.
0을 이용하여 유한요소해석을 수행하였다. 기판과 기판 위의 요소들은 8 절점 3 차원 모델로 구성된 SOLID278 요소를 사용하였다. 본 해석에서는 소자의 발열에 대한 최대온도와 온도분포의 분석이 목적이므로, 열의 흐름이 시간에 따라 더 이상 변하지 않는 상태인 정상상태(steady state) 열 해석을 수행하였다.
본 연구의 기준 모델에서 인터포저의 TSV 제원은 직경30 µm, 피치 450 µm로 400개의 TSV로 구성되어있다.
데이터처리
본 연구에서는 3 차원 패키지의 열 특성을 분석하기 위해 범용 해석 프로그램인 ANSYS 14.0을 이용하여 유한요소해석을 수행하였다. 기판과 기판 위의 요소들은 8 절점 3 차원 모델로 구성된 SOLID278 요소를 사용하였다.
이론/모형
또한, 실리콘 칩의 TSV는 직경 10 µm, 간격 450 µm로 칩의 한 층에 약 1800개의 TSV가 있다. Fig. 3은 본 연구에서 사용한 TSV 구조의 FEM(finite element method) 모델을 나타내고 있다. 본 연구에서는 재료의 크기 제원(dimension)을 변화시키면서 열 해석을 행하였다.
패키지의 초기 온도와 외기 온도는 상온인 25℃로 설정하였다. 해석을 위한 대류조건은 S. B. Cho의 논문을 참고하여14), 외부와 접촉하는 패키지 전체 표면에서 균일하게 자연 대류를 적용하였다. 패키지 표면에 적용된 대류 계수는 10 W/m2K이다.
성능/효과
(3) 3 차원 적층 칩 간의 간격이 매우 적기 때문에 방열을 위한 적절한 설계가 힘들다. (4) 칩의 두께가 매우 얇기 때문에 칩의 hot-spot에서 발생하는 열이 매우 높다. 결론적으로 이러한 높은 열은 패키지 전체의 신뢰성에 큰 영향을 미칠 것으로 판단되며, 패키지의 열을 관리하기 위한 저가격이면서 혁신적인 기술의 개발의 매우 필요한 실정이다.
반면, high performance operating 일 때 패키지 전체의 온도가 크게 상승함을 알 수 있었다. 4개의 칩이 적층된 메모리 칩의 온도는 85℃, 로직 칩의 온도는 83℃로 메모리 칩의 온도가 더 높다. 이는 그림의 온도 분포에서도 잘 나타나듯이 칩의 발열이 커지면서 주변 칩의 온도에 영향을 미치게 된다.
또한, 인터포저의 재질이 유리인 경우, 실리콘 인터포저 보다 칩의 개수와 전원이 증가함에 따라 칩의 최대 온도가 더 급격하게 상승한다. 8개의 메모리 칩이 적층된 패키지의 high performance operating 때의 온도를 비교해 보면, 실리콘 인터포저의 경우 약 106℃지만, 유리 인터포저는 약 200℃까지 온도가 상승하기 때문에 유리 인터포저에 8 개의 칩을 적층하는 것은 현실적이지 못하다고 판단된다. 이는 실리콘의 열전도계수가 140 W/mK인데 비해 유리는 1.
6은 메모리 칩의 개수가 2~8개인 패키지를 high performance operating 조건에서 인터포저의 TSV 직경 변화에 따른 3 차원 패키지의 최대 온도를 나타낸 그래프이다. TSV 비아(via)의 직경을 약 10배까지 변화주면서 패키지의 온도 변화를 살펴본 결과, 실리콘 재질의 인터포저를 사용할 경우 패키지의 온도가 미세하게 감소하기는 하나, 거의 영향이 없는 것을 확인할 수 있었다. 반면, 유리 재질의 인터포저를 사용할 경우 비아의 직경이 커질수록 온도가 확연하게 감소하는 것을 확인할 수 있었다.
인터포저 TSV의 직경에 따른 영향은 실리콘 인터포저의 경우 영향이 거의 없는 반면에 유리일 때는 비아의 직경이 커질수록 패키지의 온도는 많이 감소한다. 따라서 유리 인터포저 사용 시 인터포저의 크기를 크게 하기 보다는 TSV의 직경을 크게 하는 것이 방열에 효과적이다. 메모리 칩과 로직 칩의 위치가 방열 특성에 주는 영향을 분석한 결과 로직 칩이 메모리 칩과 인터포저 사이에 위치한 경우가 열 특성이 좋다.
인터포저의 재질이 실리콘 일 때, 인터포저의 크기가 커질수록 패키지의 최대 온도는 감소하였다. 또한, normal operating일 때보다 high performance operating일 때 인터포저의 크기에 대한 영향이 더 큰 것으로 확인되었다. 반면, 인터포저의 재질이 유리인 경우 인터포저의 크기에 대한 영향이 거의 없는 것으로 나타났다.
TSV 비아(via)의 직경을 약 10배까지 변화주면서 패키지의 온도 변화를 살펴본 결과, 실리콘 재질의 인터포저를 사용할 경우 패키지의 온도가 미세하게 감소하기는 하나, 거의 영향이 없는 것을 확인할 수 있었다. 반면, 유리 재질의 인터포저를 사용할 경우 비아의 직경이 커질수록 온도가 확연하게 감소하는 것을 확인할 수 있었다. 비아의 재질인 구리(copper)의 열전도계수는 390 W/mK이다.
한편, Type C는 최대 약 20℃가 낮아진 62℃로 계산되었다. 세 가지 모델 중 Type C가 Type A와 Type B보다 인터포저의 크기에 따른 영향이 큰 것을 확인할 수 있다. 또한, Type C의 경우 메모리 칩과 로직 칩이 분리되어있기 때문에, 인터포저 크기가 커짐에 따라 두 칩 사이의 거리(gap)를 멀게 배치할 수 있다.
앞서 진행된 연구에서 메모리 칩만 적층된 모델에서 실리콘 재질의 인터포저 크기가 커질수록 최대 온도가 낮아지는 것을 수치해석을 통해 확인하였다. 로직 칩의 위치 배열이 다른 패키지에서 인터포저 크기의 영향에 대해 해석을 수행하기 위해 실리콘 인터포저의 크기를 13×13 mm2에서 20×20 mm2까지 면적을 증가시키며 비교하였다.
메모리 칩의 작동 최대 한계온도가 80℃~90℃라는 것을 고려하였을 때, 유리 인터포저를 사용하여 적층할 수 있는 칩의 개수는 최대 3개가 될 것으로 판단된다. 인터포저의 크기가 커질수록 패키지의 온도는 낮아지며, 실리콘 인터포저의 사용 시 온도 저하의 영향이 큼을 알 수 있었다. 인터포저 TSV의 직경에 따른 영향은 실리콘 인터포저의 경우 영향이 거의 없는 반면에 유리일 때는 비아의 직경이 커질수록 패키지의 온도는 많이 감소한다.
유리 인터포저 사용 시 인터포저의 크기를 크게 하기 보다는 TSV 비아의 직경을 크게 하는 것이 열 방출에 효과적이라고 판단된다. 한편, 본 연구에서는 인터포저의 TSV 직경을 변화시키면서 해석을 진행하였지만, 기존 연구 자료에서 칩의 TSV의 직경 변화에 따른 영향을 확인해 본 결과, 칩의 TSV 비아의 직경이 커질수록 열전도도가 증가하고, 패키지의 최대온도는 감소함을 확인할 수 있었다.16-18) 그러나 칩의 TSV의 직경을 증가시킬 경우 주변 트랜지스터 등의 배치에 대한 면적 손실이 많기 때문에 본 연구에서는 칩 TSV의 직경을 변경시키지는 않았다.
후속연구
물론 열전달이 좋은 EMC 재질을 사용할 수도 있지만, 비용적인 문제가 있을 수 있다. 향후 EMC 몰딩 패키지와 히트 싱크, TTSV(thermal through silicon via)에 대해서도 연구할 예정이다.
질의응답
핵심어
질문
논문에서 추출한 답변
본 연구에서 사용된 TSV를 이용한 3차원 패키지의 구조는?
특히 모바일 기기에 적용하기 위한 3D TSV 패키지의 열 특성에 대해서 연구하였다. 본 연구에서 사용된 3차원 패키지는 최대 8 개의 메모리 칩과 한 개의 로직 칩으로 적층되어 있으며, 구리 TSV 비아가 내장된 인터포저(interposer)를 사용하여 기판과 연결되어 있다. 실리콘 및 유리 소재의 인터포저의 열 특성을 각각 비교 분석하였다.
TSV를 이용한 3 차원 적층 패키지 기술의 장점은?
특히 기존의 와이어 본딩(wire-bonding) 형태가 아닌 TSV(through silicon via)를 이용하여 칩들을 수직으로 적층하는 3 차원 적층(3D integration) TSV 패키지 기술이 최근 큰 관심을 얻고 있다. TSV를 이용한 3 차원 적층 패키지 기술은 전기적 손실의 감소, 칩 면적의 감소 등 다양한 장점을 갖고 있다. 반면 3 차원 적층 기술은 다양한 재료로 이루어진 복잡한 구조로 되어 있어, 전기적, 기계적 그리고 열적 신뢰성 문제가 발생할 가능성이 높다.
TSV를 이용한 3 차원 적층 기술은 전기적, 기계적 그리고 열적 신뢰성 문제 이외에 어떤 문제점들을 갖고 있는가?
반면 3 차원 적층 기술은 다양한 재료로 이루어진 복잡한 구조로 되어 있어, 전기적, 기계적 그리고 열적 신뢰성 문제가 발생할 가능성이 높다.1, 2) 이러한 신뢰성 문제 이외에 TSV 기술은 생산 수율, 적층 공정에 의한 공정의 복잡성, 적층 소자 테스트, 전력 전달, 열 관리 등 풀어야 할 문제들이 많고3, 4), 3 차원 TSV 기술의 실용화는 아직 많은 연구 개발이 필요한 상태이다. 특히 여러 개의 칩들이 적층된 경우 열관리의 문제가 큰 이슈가 될 가능성이 많다. 칩에서 발생된 고온의 열은 소자의 성능 및 신뢰성을 저하시킨다. 보고된 바에 의하면 전자 소자의 파괴의 55% 이상이 열 관련된 파괴로 알려지고 있다.5, 6) 따라서 3 차원 TSV의 적용에 앞서, 방열 및 열관리에 대한 설계 및 예측이 우선적으로 수행되어야 한다.
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