Multi-Chip Package에서의 Stacked Chip 및 TSV 구조에 대한 열응력 및 Warpage 연구 A Study of Warpage and Thermal Stress of Stacked Chips and TSV Structure in Multi-Chip Package원문보기
최근 스마트폰과 같은 전자제품의 소형화로 인하여 반도체 패키지 기술은 경박단소, 다기능, 고집적, 저가격 및 높은 전기적 특성을 만족하기 위한 형태로 발전되고 있다. 특히, 최근에는 TSV(through-silicon-via) 기술을 활용한 패키지 개발이 큰 주목을 받고 있다. TSV 기술은 전기적 손실의 감소, 칩(chip) 면적의 감소 등 다양한 장점을 가지고 있는 기술이다. 모바일 기기에 사용되는 3차원 ...
최근 스마트폰과 같은 전자제품의 소형화로 인하여 반도체 패키지 기술은 경박단소, 다기능, 고집적, 저가격 및 높은 전기적 특성을 만족하기 위한 형태로 발전되고 있다. 특히, 최근에는 TSV(through-silicon-via) 기술을 활용한 패키지 개발이 큰 주목을 받고 있다. TSV 기술은 전기적 손실의 감소, 칩(chip) 면적의 감소 등 다양한 장점을 가지고 있는 기술이다. 모바일 기기에 사용되는 3차원 적층 패키지에서는 패키지 두께의 제약으로 인하여 칩들을 수십 µm의 두께로 thinning 한 후 적층하게 된다. 향후 패키지 두께의 감소가 지속적으로 요구되고 있기 때문에 Si 칩뿐만 아니라 패키지의 각 재료인 EMC(epoxy molding compound), Substrate, DAF(die attach film) 등의 두께 또한 계속 얇아지고 있는 추세이다. 패키지의 두께 및 사용된 재료들의 두께가 얇아짐으로 인하여 여러 가지 신뢰성 문제가 발생될 가능성이 높다. 본 논문에서는 초박형 칩과 관련 공정 프로세스가 MCP 및 TSV 구조에서의 휨 현상과 열응력에 어떠한 영향을 미치는지에 대한 이해를 위하여 상용 수치해석 프로그램인 ANSYS v12.1을 사용하여 수치해석을 수행하였다. 또한, 실험계획법의 요인실험법을 통하여 휨 현상의 주요 인자를 파악하고, 반응표면법(RSM, response surface method)을 이용하여 휨 현상을 최소화할 수 있는 최적 조합을 구하는 한편, 궁극적으로는 새로운 패키지 개발에 앞서, 휨 현상 및 열응력 분포 등과 같은 패키지에서 발생하는 신뢰성 문제를 예측하여 신뢰성 설계 기술의 확보를 위한 연구를 수행 후 고찰하는 한편, 3차원 적층 패키지의 설계 방향을 제시하였다. 또한, TSV 구조에서 주로 사용되는 Cu 및 Cu를 대체할 수 있는 용융 솔더 계열인 SAC305로 충진된 상태의 열응력을 각각 비교하였고, 응력 발생에 따른 칩의 응력 분포를 stress-map으로 제시하여 keep-out zone 영역을 비교 관찰하였다. Via 충진과 더불어 Si 기판 위에 8개의 Si 칩을 적층할 경우에 본딩 공정 과정에서 발생하는 열응력에 의한 휨 변형을 in-plane 및 out-of-plane 관점에서 수치해석을 이용하여 분석하였고, 응력 집중 현상 또한 고찰하였다. 특히, 현재 개발이 진행되고 있는 다양한 본딩 접합 기술에 대하여 본딩 방법에 따른 정렬 불량 및 응력을 해석하여 TSV 공정 신뢰성에 미치는 영향을 각각 고찰하였다.
최근 스마트폰과 같은 전자제품의 소형화로 인하여 반도체 패키지 기술은 경박단소, 다기능, 고집적, 저가격 및 높은 전기적 특성을 만족하기 위한 형태로 발전되고 있다. 특히, 최근에는 TSV(through-silicon-via) 기술을 활용한 패키지 개발이 큰 주목을 받고 있다. TSV 기술은 전기적 손실의 감소, 칩(chip) 면적의 감소 등 다양한 장점을 가지고 있는 기술이다. 모바일 기기에 사용되는 3차원 적층 패키지에서는 패키지 두께의 제약으로 인하여 칩들을 수십 µm의 두께로 thinning 한 후 적층하게 된다. 향후 패키지 두께의 감소가 지속적으로 요구되고 있기 때문에 Si 칩뿐만 아니라 패키지의 각 재료인 EMC(epoxy molding compound), Substrate, DAF(die attach film) 등의 두께 또한 계속 얇아지고 있는 추세이다. 패키지의 두께 및 사용된 재료들의 두께가 얇아짐으로 인하여 여러 가지 신뢰성 문제가 발생될 가능성이 높다. 본 논문에서는 초박형 칩과 관련 공정 프로세스가 MCP 및 TSV 구조에서의 휨 현상과 열응력에 어떠한 영향을 미치는지에 대한 이해를 위하여 상용 수치해석 프로그램인 ANSYS v12.1을 사용하여 수치해석을 수행하였다. 또한, 실험계획법의 요인실험법을 통하여 휨 현상의 주요 인자를 파악하고, 반응표면법(RSM, response surface method)을 이용하여 휨 현상을 최소화할 수 있는 최적 조합을 구하는 한편, 궁극적으로는 새로운 패키지 개발에 앞서, 휨 현상 및 열응력 분포 등과 같은 패키지에서 발생하는 신뢰성 문제를 예측하여 신뢰성 설계 기술의 확보를 위한 연구를 수행 후 고찰하는 한편, 3차원 적층 패키지의 설계 방향을 제시하였다. 또한, TSV 구조에서 주로 사용되는 Cu 및 Cu를 대체할 수 있는 용융 솔더 계열인 SAC305로 충진된 상태의 열응력을 각각 비교하였고, 응력 발생에 따른 칩의 응력 분포를 stress-map으로 제시하여 keep-out zone 영역을 비교 관찰하였다. Via 충진과 더불어 Si 기판 위에 8개의 Si 칩을 적층할 경우에 본딩 공정 과정에서 발생하는 열응력에 의한 휨 변형을 in-plane 및 out-of-plane 관점에서 수치해석을 이용하여 분석하였고, 응력 집중 현상 또한 고찰하였다. 특히, 현재 개발이 진행되고 있는 다양한 본딩 접합 기술에 대하여 본딩 방법에 따른 정렬 불량 및 응력을 해석하여 TSV 공정 신뢰성에 미치는 영향을 각각 고찰하였다.
Semiconductor packages are increasingly moving toward miniaturization, lighter and high performance. Futhermore, packages become thinner. Thin packages will generate serious reliability problems such as warpage, crack and other failures. Reliability problems are mainly caused by the CTE (the coeffic...
Semiconductor packages are increasingly moving toward miniaturization, lighter and high performance. Futhermore, packages become thinner. Thin packages will generate serious reliability problems such as warpage, crack and other failures. Reliability problems are mainly caused by the CTE (the coefficient of thermal expansion) mismatch of various package materials. In particular, multi-chip packaging (MCP) with through silicon via (TSV) interconnection is one of the hot issues in semiconductor industries. However, there exists the possibility for mechanical reliability problems due to CTE mismatch among different package materials. The CTE of copper filling material is much higher than that of silicon. The presence of package materials with different CTEs will induce thermal expansion mismatch, which leads to very large stresses and strains at the interfaces between package materials during temperature cycling. This study is focused on the effects of via filling materials on thermo-mechanical stress of TSV structure and the effects of bonding process on warpage of MCP packaging using TSV. ANSYS software was used to simulate the stress and warpage of the package. The impacts of design parameters are also analyzed by sensitivity study using response surface methodology (RSM).In particular, in-plane deformation which directly affects the bonding misalignment is closely analyzed. Three types of bonding technology, which are Sn-Ag solder bonding, Cu-Cu direct bonding and SiO2 direct bonding, are compared. Numerical analysis indicates that warpage and stress are accumulated and become larger for each bonding step. In-plane deformation is much larger than out-of-plane deformation during bonding process. Thermo-mechanical stress was analyzed for different via filling materials, which are Cu and molten solder of SAC305, respectively. It was found that via filled with SAC305 solder showed lower stress and smaller keep-away zone than Cu filled via.
Semiconductor packages are increasingly moving toward miniaturization, lighter and high performance. Futhermore, packages become thinner. Thin packages will generate serious reliability problems such as warpage, crack and other failures. Reliability problems are mainly caused by the CTE (the coefficient of thermal expansion) mismatch of various package materials. In particular, multi-chip packaging (MCP) with through silicon via (TSV) interconnection is one of the hot issues in semiconductor industries. However, there exists the possibility for mechanical reliability problems due to CTE mismatch among different package materials. The CTE of copper filling material is much higher than that of silicon. The presence of package materials with different CTEs will induce thermal expansion mismatch, which leads to very large stresses and strains at the interfaces between package materials during temperature cycling. This study is focused on the effects of via filling materials on thermo-mechanical stress of TSV structure and the effects of bonding process on warpage of MCP packaging using TSV. ANSYS software was used to simulate the stress and warpage of the package. The impacts of design parameters are also analyzed by sensitivity study using response surface methodology (RSM).In particular, in-plane deformation which directly affects the bonding misalignment is closely analyzed. Three types of bonding technology, which are Sn-Ag solder bonding, Cu-Cu direct bonding and SiO2 direct bonding, are compared. Numerical analysis indicates that warpage and stress are accumulated and become larger for each bonding step. In-plane deformation is much larger than out-of-plane deformation during bonding process. Thermo-mechanical stress was analyzed for different via filling materials, which are Cu and molten solder of SAC305, respectively. It was found that via filled with SAC305 solder showed lower stress and smaller keep-away zone than Cu filled via.
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