Through-Silicon Via (TSV) 기술은 3차원 적층패키징를 위한 핵심 기술로서 큰 관심을 받고 있다. 그러나 TSV 기술은 아직 다양한 공정상의 문제와 신뢰성 문제를 해결해야 하는 난제가 남아 있다. 특히 구리 비아(via)와 실리콘 기판의 큰 열팽창계수의 차이로 인한 열응력은 계면 박리, 크랙 발생, 구리 protrusion 등 다양한 신뢰성 문제를 발생시킨다. 본 연구에서는 구리 TSV 구조의 열응력을 수치해석을 이용하여 분석하였으며, 3차원 TSV 비아와 실리콘 기판의 응력 및 변형을 해석하였다. 비아의 크기, 비아와 비아 사이의 간격 및 비아의 밀도가 TSV 구조의 응력에 미치는 영향을 분석하였으며, 또한 어닐링(annealing) 온도 및 비아의 크기가 구리 protrusion에 미치는 영향을 관찰하였다. 구리 TSV 구조의 신뢰성을 향상시키기 위해서는 적절한 비아와 비아 사이의 간격을 유지한 상태에서, 비아의 크기 및 비아의 밀도는 작아야 한다. 또한 구리 protrusion을 감소시키기 위해서는 비아의 크기 및 어닐링 공정과 같은 공정의 온도를 낮추어야 한다. 본 연구의 결과는 TSV 구조의 열응력과 관련된 신뢰성 이슈를 이해하고, TSV 구조의 설계 가이드라인을 제공하는데 도움을 줄 수 있을 것으로 판단된다.
Through-Silicon Via (TSV) 기술은 3차원 적층 패키징를 위한 핵심 기술로서 큰 관심을 받고 있다. 그러나 TSV 기술은 아직 다양한 공정상의 문제와 신뢰성 문제를 해결해야 하는 난제가 남아 있다. 특히 구리 비아(via)와 실리콘 기판의 큰 열팽창계수의 차이로 인한 열응력은 계면 박리, 크랙 발생, 구리 protrusion 등 다양한 신뢰성 문제를 발생시킨다. 본 연구에서는 구리 TSV 구조의 열응력을 수치해석을 이용하여 분석하였으며, 3차원 TSV 비아와 실리콘 기판의 응력 및 변형을 해석하였다. 비아의 크기, 비아와 비아 사이의 간격 및 비아의 밀도가 TSV 구조의 응력에 미치는 영향을 분석하였으며, 또한 어닐링(annealing) 온도 및 비아의 크기가 구리 protrusion에 미치는 영향을 관찰하였다. 구리 TSV 구조의 신뢰성을 향상시키기 위해서는 적절한 비아와 비아 사이의 간격을 유지한 상태에서, 비아의 크기 및 비아의 밀도는 작아야 한다. 또한 구리 protrusion을 감소시키기 위해서는 비아의 크기 및 어닐링 공정과 같은 공정의 온도를 낮추어야 한다. 본 연구의 결과는 TSV 구조의 열응력과 관련된 신뢰성 이슈를 이해하고, TSV 구조의 설계 가이드라인을 제공하는데 도움을 줄 수 있을 것으로 판단된다.
The through-silicon via (TSV) technology is essential for 3-dimensional integrated packaging. TSV technology, however, is still facing several reliability issues including interfacial delamination, crack generation and Cu protrusion. These reliability issues are attributed to themo-mechanical stress...
The through-silicon via (TSV) technology is essential for 3-dimensional integrated packaging. TSV technology, however, is still facing several reliability issues including interfacial delamination, crack generation and Cu protrusion. These reliability issues are attributed to themo-mechanical stress mainly caused by a large CTE mismatch between Cu via and surrounding Si. In this study, the thermo-mechanical reliability of copper TSV technology is investigated using numerical analysis. Finite element analysis (FEA) was conducted to analyze three dimensional distribution of the thermal stress and strain near the TSV and the silicon wafer. Several parametric studies were conducted, including the effect of via diameter, via-to-via spacing, and via density on TSV stress. In addition, effects of annealing temperature and via size on Cu protrusion were analyzed. To improve the reliability of the Cu TSV, small diameter via and less via density with proper via-to-via spacing were desirable. To reduce Cu protrusion, smaller via and lower fabrication temperature were recommended. These simulation results will help to understand the thermo-mechanical reliability issues, and provide the design guideline of TSV structure.
The through-silicon via (TSV) technology is essential for 3-dimensional integrated packaging. TSV technology, however, is still facing several reliability issues including interfacial delamination, crack generation and Cu protrusion. These reliability issues are attributed to themo-mechanical stress mainly caused by a large CTE mismatch between Cu via and surrounding Si. In this study, the thermo-mechanical reliability of copper TSV technology is investigated using numerical analysis. Finite element analysis (FEA) was conducted to analyze three dimensional distribution of the thermal stress and strain near the TSV and the silicon wafer. Several parametric studies were conducted, including the effect of via diameter, via-to-via spacing, and via density on TSV stress. In addition, effects of annealing temperature and via size on Cu protrusion were analyzed. To improve the reliability of the Cu TSV, small diameter via and less via density with proper via-to-via spacing were desirable. To reduce Cu protrusion, smaller via and lower fabrication temperature were recommended. These simulation results will help to understand the thermo-mechanical reliability issues, and provide the design guideline of TSV structure.
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문제 정의
따라서 TSV 구조의 열응력 현상을 예측하고 분석하는 것이 TSV 및 3차원 적층 패키징 설계 및 공정에 매우 중요한 요소이다. 본 연구에서는 CTE mismatch에 의한 열응력이 TSV 구조에 미치는 영향을 수치해석을 이용하여 분석하였다. TSV 비아의 종류 및 크기에 따른 열응력의 크기 및 분포, 다수의 비아가 존재하는 비아 어레이에 대한 열응력의 분포 및 KAZ의 크기를 분석하였다.
또한 온도 증가에 따른 TSV 구리 비아의 protrusion 현상을 해석하였다. 이러한 해석 결과를 통하여 궁극적으로 TSV 구조 설계의 가이드라인을 제시하고자 하였다.
가설 설정
TSV 구조는 상온에서 응력 및 변형이 없는 stress-free 상태로 가정하였으며, 온도를 200℃ 까지 올렸을 때의 응력과 변형을 해석하였다. 상온을 stress-free로 가정한 이유는 비아를 구리로 채우는 과정은 주로 electroplating 공정에 의하여 수행되는데, electroplating의 공정 온도가 상온이나 상온 보다 약간 높다.
유한요소해석에서 사용된 각 재료의 물성은 기존 문헌에서 사용된 대표 값을 사용하였으며,14,15,16) 재료의 물성치인 탄성계수, 프아송비, 열팽창 계수는 Table 1과 Table 2에 명시하였다. 또한 실리콘과 SiO2 막은 등방성 탄성재료로 가정하였으며, 구리는 소성 변형을 고려하기 위하여 Table 2와 같이 탄소성(elastoplastic) 재료로 모델링 하고, 등방성 경화 모델(isotropic hardening model)을 사용하였다.
5는 비아의 크기, 즉 직경에 따른 구리 비아 내부의 최대 von Mises 응력을 나타낸다. 비아의 크기가 증가할수록 구리 비아 내부의 응력은 증가하게 된다. Fig.
제안 방법
본 연구에서는 CTE mismatch에 의한 열응력이 TSV 구조에 미치는 영향을 수치해석을 이용하여 분석하였다. TSV 비아의 종류 및 크기에 따른 열응력의 크기 및 분포, 다수의 비아가 존재하는 비아 어레이에 대한 열응력의 분포 및 KAZ의 크기를 분석하였다. 또한 온도 증가에 따른 TSV 구리 비아의 protrusion 현상을 해석하였다.
이렇게 다른 응력 등은 후속 공정을 진행함에 있어서 반드시 고려해야 될 사항이다. 따라서 본 연구에서는 through 비아와 blind 비아에 대한 응력 및 구리 protrusion을 해석하였다. Fig.
고밀도의 TSV integration을 위해서는 실리콘 표면의 응력 수준은 가능한 낮아야 하며, 트랜지스터의 성능에 영향을 줄 수 있는 영역, 즉 KAZ를 가능한 작게 해야 한다. 따라서 비아의 크기, 비아와 비아 사이의 간격, 비아와 비아의 위치 등이 KAZ에 어떻게 영향을 미치는지에 대해서 해석을 수행하였다. 우선 비아의 크기에 따른 응력이 최소화 되는 KAZ를 해석하였다.
TSV 비아의 종류 및 크기에 따른 열응력의 크기 및 분포, 다수의 비아가 존재하는 비아 어레이에 대한 열응력의 분포 및 KAZ의 크기를 분석하였다. 또한 온도 증가에 따른 TSV 구리 비아의 protrusion 현상을 해석하였다. 이러한 해석 결과를 통하여 궁극적으로 TSV 구조 설계의 가이드라인을 제시하고자 하였다.
본 연구에서는 열팽창의 차이로 의한 열응력 및 구리 protrusion이 TSV 구조의 신뢰성에 미치는 영향을 수치해석을 이용하여 분석하였다. TSV 구조의 응력은 비아 상부 혹은 하부의 구리와 SiO2 박막의 계면 혹은 SiO2 막에서 응력 집중이 되며, 계면 박리 현상을 발생시킬 수 있다.
다음으로는 TSV가 여러 개가 존재하는 어레이 형태로서 비아 홀들이 사각형 형태로 배열된 사각형 어레이(square array) 형태에 대한 응력 분포를 해석하였다. 해석에 사용된 사각형 어레이는 TSV가 x, y 방향으로 각각 3×3 TSV 어레이 형태이며, 이 사각형 어레이에 대해서 비아와 비아 사이의 피치를 변화 시키면서 응력 분포, 즉 KAZ 영역이 어떻게 변화하는지를 살펴보았다. Fig.
대상 데이터
5를 사용하여 유한요소 해석을 수행하였다. 해석모델 모두 8절점 3차원 요소로 구성된 SOLID185 요소를 사용하였으며 해석에 사용된 모델은 대칭 구조이므로, 해석 시간을 단축하기 위하여 1/4 대칭 구조로 모델링하여 해석을 수행하였다. 단일 through 비아 모델의 경우 요소(element)의 개수는 199,410개, 절점(node) 수는 211,505개이며, 해석 결과의 정확성을 높이기 위해 mapped mesh를 하였고, 비아 부분을 조밀하게 mesh 하였다.
데이터처리
2는 본 연구에서 사용한 TSV 구조의 FEM 모델을 나타내고 있다. 수치해석은 상용 해석 프로그램인 ANSYS 14.5를 사용하여 유한요소 해석을 수행하였다. 해석모델 모두 8절점 3차원 요소로 구성된 SOLID185 요소를 사용하였으며 해석에 사용된 모델은 대칭 구조이므로, 해석 시간을 단축하기 위하여 1/4 대칭 구조로 모델링하여 해석을 수행하였다.
이론/모형
한편 온도 200℃에서의 열응력을 해석한 이유는 메탈 배선 공정이나 어닐링의 온도가 최소 200℃가 되기 때문이다. Von Mises 응력을 TSV 구조의 응력의 크기 및 분포를 해석하기 위하여 사용하였다. 또한 von Mises 항복 기준을 기계적 파괴 발생의 가능성으로 간주하여, von Mises 응력이 항복응력을 초과하는지를 관찰하였다.
Von Mises 응력을 TSV 구조의 응력의 크기 및 분포를 해석하기 위하여 사용하였다. 또한 von Mises 항복 기준을 기계적 파괴 발생의 가능성으로 간주하여, von Mises 응력이 항복응력을 초과하는지를 관찰하였다. 만일 von Mises 응력이 항복응력보다 크면 영구 변형이 발생하고, 이러한 변형은 TSV 구조의 변형 및 파괴를 초래하게 된다.
성능/효과
비아의 크기가 증가할수록 구리 비아 내부의 응력은 증가하게 된다. Blind 비아의 경우가 through 비아 보다 전체적으로 구리 비아 내부의 응력이 높았다. 비아의 직경 40 µm에서는 비아의 응력이 항복응력 이상으로 증가하므로 비아 직경 40 µm 이하의 설계가 필요할 것으로 판단된다.
또한 비아의 크기가 증가하면 KAZ 영역도 증가하였으며, KAZ 영역의 크기는 비아의 직경과 거의 비례하였다. TSV 구조는 인접한 TSV 비아들의 영향을 받으며, 비아와 비아 사이의 간격이 작아졌을 때에는 주변 비아에 영향을 받아 비아 내부의 응력 및 주변 실리콘 웨이퍼의 응력이 증가됨을 알 수 있었다. 비아 사이의 간격이 커지면 비아 간의 응력의 영향이 감소하였다.
본 연구에서는 열팽창의 차이로 의한 열응력 및 구리 protrusion이 TSV 구조의 신뢰성에 미치는 영향을 수치해석을 이용하여 분석하였다. TSV 구조의 응력은 비아 상부 혹은 하부의 구리와 SiO2 박막의 계면 혹은 SiO2 막에서 응력 집중이 되며, 계면 박리 현상을 발생시킬 수 있다. 비아의 크기가 증가할수록 구리 비아 내부의 응력은 증가하게 된다.
또한 온도가 300℃ 이상이 되면 구리 비아의 소성 변형이 시작됨을 알 수 있었다. 결론적으로 TSV 구조의 신뢰성 향상을 위해서는 비아의 크기를 줄이고, 비아와 비아 사이의 간격을 어느 정도 유지해야 하며, 어닐링 등의 공정의 온도를 가능한 낮추어야 한다. 본 해석 결과는 향후 TSV 구조의 신뢰성 문제를 향상시키기 위한 설계 가이드라인으로 유용하게 활용될 수 있을 것으로 판단된다.
5배 이상이 되면 인접 비아 간의 응력의 영향은 거의 없었으며, 실리콘 웨이퍼의 응력은 100 MPa 이하가 되어 그 사이에 위치한 트랜지스터의 성능에 영향을 미치지 않음을 알 수 있었다. 구리 비아의 protrusion을 해석한 결과, 온도가 증가함에 따라 protrusion은 선형적으로 증가하였으며, 비아의 체적이 증가함에 따라 protrusion의 양은 급격히 증가하였다. 비아 직경 40 µm의 경우 protrusion은 400 ℃에서 급격히 증가하며, 그 높이는 500 nm 로서 구리 비아 위의 절연막이나 금속 배선 등의 BEOL 막들을 파괴하기에 충분한 높이였다.
비아 직경 40 µm의 경우 protrusion은 400 ℃에서 급격히 증가하며, 그 높이는 500 nm 로서 구리 비아 위의 절연막이나 금속 배선 등의 BEOL 막들을 파괴하기에 충분한 높이였다. 또한 온도가 300℃ 이상이 되면 구리 비아의 소성 변형이 시작됨을 알 수 있었다. 결론적으로 TSV 구조의 신뢰성 향상을 위해서는 비아의 크기를 줄이고, 비아와 비아 사이의 간격을 어느 정도 유지해야 하며, 어닐링 등의 공정의 온도를 가능한 낮추어야 한다.
TSV 구조는 인접한 TSV 비아들의 영향을 받으며, 비아와 비아 사이의 간격이 작아졌을 때에는 주변 비아에 영향을 받아 비아 내부의 응력 및 주변 실리콘 웨이퍼의 응력이 증가됨을 알 수 있었다. 비아 사이의 간격이 커지면 비아 간의 응력의 영향이 감소하였다. 비아와 비아 사이의 간격이 비아 직경에 비하여 3.
비아 사이의 간격이 커지면 비아 간의 응력의 영향이 감소하였다. 비아와 비아 사이의 간격이 비아 직경에 비하여 3.5배 이상이 되면 인접 비아 간의 응력의 영향은 거의 없었으며, 실리콘 웨이퍼의 응력은 100 MPa 이하가 되어 그 사이에 위치한 트랜지스터의 성능에 영향을 미치지 않음을 알 수 있었다. 구리 비아의 protrusion을 해석한 결과, 온도가 증가함에 따라 protrusion은 선형적으로 증가하였으며, 비아의 체적이 증가함에 따라 protrusion의 양은 급격히 증가하였다.
5는 비아의 크기, 즉 직경에 따른 구리 비아 내부의 최대 von Mises 응력을 나타낸다. 비아의 크기가 증가할수록 구리 비아 내부의 응력은 증가하게 된다. Fig.
후속연구
결론적으로 TSV 구조의 신뢰성 향상을 위해서는 비아의 크기를 줄이고, 비아와 비아 사이의 간격을 어느 정도 유지해야 하며, 어닐링 등의 공정의 온도를 가능한 낮추어야 한다. 본 해석 결과는 향후 TSV 구조의 신뢰성 문제를 향상시키기 위한 설계 가이드라인으로 유용하게 활용될 수 있을 것으로 판단된다.
질의응답
핵심어
질문
논문에서 추출한 답변
TSV 기술이란 무엇인가?
TSV를 이용한 3차원 적층 칩 패키지 기술은 여러 개의 기판 혹은 다른 종류의 칩들이 수직 방향으로 적층(stack) 되는 형태의 패키징 기술이다.1) TSV 기술은 실리콘 웨이 퍼를 관통하는 미세 비아 홀을 에칭 공정을 통하여 형성 한 후, 절연막 및 barrier 막을 증착한다. 그 후에 비아 홀내부에 전도성 물질, 주로 구리(copper)를 충전시켜 칩 내부에 직접 전기적 연결 통로를 확보하는 기술이다.2) TSV 기술을 사용할 경우, 기존의 와이어 본딩을 이용한 적층 기술에 비해 고집적화 및 고기능의 효과가 발생하고, RC delay의 감소 및 저 저항 특성으로 인한 매우 우수한 전기적 특성을 나타낸다.
TSV 기술의 장점은 무엇인가?
그 후에 비아 홀내부에 전도성 물질, 주로 구리(copper)를 충전시켜 칩 내부에 직접 전기적 연결 통로를 확보하는 기술이다.2) TSV 기술을 사용할 경우, 기존의 와이어 본딩을 이용한 적층 기술에 비해 고집적화 및 고기능의 효과가 발생하고, RC delay의 감소 및 저 저항 특성으로 인한 매우 우수한 전기적 특성을 나타낸다. 따라서 최근 반도체 업계의 차세대 패키징 기술로서 개발이 한창 진행 중에 있다.
TSV 기술을 이용하여 칩을 만들 때 구리를 사용함으로써 발생하는 문제는 무엇인가?
또한 배선(interconnect)의 수가 증가하고 칩의 크기가 작아짐에 따라서 열응력(thermomechanical stress) 및 기계적 피로로 인한 파괴 등이 발생할 가능성이 많다. 특히 배선 간의 전기적 손실을 최소화 하기 위한 재료로써 구리를 사용할 경우에 발생할 수 있는 신뢰성 문제는 간과할 수 없다. 현재 TSV 구조의 비아 충진 재료로서 구리가 주로 사용되고 있는데, 이는 반도체 공정에서 주로 사용되었던 poly-Si 이나 텅스텐(W) 에 비하여 구리는 우수한 전기적인 특성 및 신뢰성을 갖고 있기 때문이다. 그러나 구리는 실리콘 기판에 비하여 6~7배의 높은 열팽창계수(coefficient of temperature expansion, CTE) 값을 갖는다. 즉 실리콘 웨이퍼의 열팽 창계수는 2.5×10-6 / oC인 반면, 구리의 열팽창 계수는 17.5×10-6 / oC 이다.4) 이러한 CTE의 큰 차이로 인하여 구리 비아 내부와 실리콘 기판 및 주변 TSV 구조에 큰 열응력이 발생하며, 이러한 열응력은 기계적인 신뢰성 문제를 야기할 수 있다.5,6) 즉 크랙에 의한 칩의 파괴, TSV 구조에 서의 구리의 돌출(Cu protrusion 또는 Cu extrusion) 현상, 계면에서의 박리 현상 등을 초래할 수 있으며, 특히 주변 트랜지스터 소자의 성능을 저해할 수 있다.
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