본 논문에서는 Lift-off 공정을 이용하여 다중 양자점 단전자 트랜지스터에 적용 가능한 나노스케일의 다중게이트를 제작하였다. 먼저 전자빔 리소그래피를 이용하여 나노 크기의 패턴을 형성 하였다. 이어서 열 증착 장비를 이용하여 알루미늄을 증착 시키고 Lift-off 공정을 통해 다중게이트를 제작하였다. 양자점의 크기는 다중게이트의 크기에 비례하므로 게이트 자체의 폭과 다중게이트 사이의 거리가 모두 가급적 작아야한다. 그렇기 때문에 나노 스케일의 다중게이트를 제작하기 위해서는 Lift-off 공정이 가장 중요한데, 이를 위해서 금속의 ...
본 논문에서는 Lift-off 공정을 이용하여 다중 양자점 단전자 트랜지스터에 적용 가능한 나노스케일의 다중게이트를 제작하였다. 먼저 전자빔 리소그래피를 이용하여 나노 크기의 패턴을 형성 하였다. 이어서 열 증착 장비를 이용하여 알루미늄을 증착 시키고 Lift-off 공정을 통해 다중게이트를 제작하였다. 양자점의 크기는 다중게이트의 크기에 비례하므로 게이트 자체의 폭과 다중게이트 사이의 거리가 모두 가급적 작아야한다. 그렇기 때문에 나노 스케일의 다중게이트를 제작하기 위해서는 Lift-off 공정이 가장 중요한데, 이를 위해서 금속의 그레인의 크기가 작아야한다. 증착온도, 증착률, 진공도의 세 가지 조건을 변화시켜가면서 금속을 증착하여 나노 스케일의 다중게이트에 적합한 그레인의 크기를 결정 할 수 있었고, Lift-off 공정 시 발생하는 문제점 개선을 통해 게이트 폭이 29nm 이고, 게이트와 게이트 사이의 거리가 30nm인 나노스케일의 다중 금속게이트를 제작할 수 있었다. 이는 SET 하나로도 두 개의 게이트를 입력으로 하는 배타적 논리합 회로를 비롯하여 이중 양자점 구조 기반 양자비트를 이용한 양자 연산 게이트 적용이 가능하다.
본 논문에서는 Lift-off 공정을 이용하여 다중 양자점 단전자 트랜지스터에 적용 가능한 나노스케일의 다중게이트를 제작하였다. 먼저 전자빔 리소그래피를 이용하여 나노 크기의 패턴을 형성 하였다. 이어서 열 증착 장비를 이용하여 알루미늄을 증착 시키고 Lift-off 공정을 통해 다중게이트를 제작하였다. 양자점의 크기는 다중게이트의 크기에 비례하므로 게이트 자체의 폭과 다중게이트 사이의 거리가 모두 가급적 작아야한다. 그렇기 때문에 나노 스케일의 다중게이트를 제작하기 위해서는 Lift-off 공정이 가장 중요한데, 이를 위해서 금속의 그레인의 크기가 작아야한다. 증착온도, 증착률, 진공도의 세 가지 조건을 변화시켜가면서 금속을 증착하여 나노 스케일의 다중게이트에 적합한 그레인의 크기를 결정 할 수 있었고, Lift-off 공정 시 발생하는 문제점 개선을 통해 게이트 폭이 29nm 이고, 게이트와 게이트 사이의 거리가 30nm인 나노스케일의 다중 금속게이트를 제작할 수 있었다. 이는 SET 하나로도 두 개의 게이트를 입력으로 하는 배타적 논리합 회로를 비롯하여 이중 양자점 구조 기반 양자비트를 이용한 양자 연산 게이트 적용이 가능하다.
In this research, we used lift-off process to fabricate nano-scale multi-gates that can be applied to multi-quantum dot-based single-electron transistor (SET). The size of the quantum dot of the SET is proportional to the size of multi gate, which means that the gate width and the distance between m...
In this research, we used lift-off process to fabricate nano-scale multi-gates that can be applied to multi-quantum dot-based single-electron transistor (SET). The size of the quantum dot of the SET is proportional to the size of multi gate, which means that the gate width and the distance between multi-gates should be as small as possible. Lift-off process is significant to make nano-scale multi gates. And for this process to work well, metal grain size should be small. Firstly, we formed nano-size patterns using electron-beam lithography and deposited Al metal by thermal evaporator, and finally we used the lift-off process to fabricate the multi-gates. We could determine the size of grains to be suitable for nano-scale multi gates, by changing three metal deposition conditions; substrate temperature, deposition rate, and degree of vacuum. After lift-off process, we fabricated nanoscale multiple metal gates of width 29 nm. The distance between multi-gates are 30 nm that determines the size of quantum dot of the SET. The resulting fabricated nano scale multi-gates can be applied to an exclusive-OR (XOR) logic cell having two input gates with one SET, and also to a double quantum dot-based quantum bit gate.
In this research, we used lift-off process to fabricate nano-scale multi-gates that can be applied to multi-quantum dot-based single-electron transistor (SET). The size of the quantum dot of the SET is proportional to the size of multi gate, which means that the gate width and the distance between multi-gates should be as small as possible. Lift-off process is significant to make nano-scale multi gates. And for this process to work well, metal grain size should be small. Firstly, we formed nano-size patterns using electron-beam lithography and deposited Al metal by thermal evaporator, and finally we used the lift-off process to fabricate the multi-gates. We could determine the size of grains to be suitable for nano-scale multi gates, by changing three metal deposition conditions; substrate temperature, deposition rate, and degree of vacuum. After lift-off process, we fabricated nanoscale multiple metal gates of width 29 nm. The distance between multi-gates are 30 nm that determines the size of quantum dot of the SET. The resulting fabricated nano scale multi-gates can be applied to an exclusive-OR (XOR) logic cell having two input gates with one SET, and also to a double quantum dot-based quantum bit gate.
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