아날로그 디지털 변환기(ADC)는 외부와 상호 작용하기 위해서 마이크로프로세서, 마이크로 컨트롤러 또는 일반적인 목적의 SoC에 포함된다. 센서와 측정 관련 어플리케이션에서는 여러 개의 입력 장치에 의해 고속의 단일 ADC보다 다채널의 ADC가 선호된다. 본 논문에서 제안한 저 전력과 저 면적 ADC 구조는 다채널 ADC 배열 설계에 가장 중요한 사안 중 하나이다. VLSI 기술이 상당히 발전하여 대부분의 시스템이 하나의 칩에 집적되고 있지만, 소자 성능의 한계 때문에 ...
아날로그 디지털 변환기(ADC)는 외부와 상호 작용하기 위해서 마이크로프로세서, 마이크로 컨트롤러 또는 일반적인 목적의 SoC에 포함된다. 센서와 측정 관련 어플리케이션에서는 여러 개의 입력 장치에 의해 고속의 단일 ADC보다 다채널의 ADC가 선호된다. 본 논문에서 제안한 저 전력과 저 면적 ADC 구조는 다채널 ADC 배열 설계에 가장 중요한 사안 중 하나이다. VLSI 기술이 상당히 발전하여 대부분의 시스템이 하나의 칩에 집적되고 있지만, 소자 성능의 한계 때문에 아날로그 회로 설계는 여러 가지 기술적 어려움이 존재한다. 축차 비교형(SAR) ADC는 대부분의 연산이 디지털 신호 영역에서 이루어지기 때문에 중간 정도의 속도와 저 전력의 변환이 필요한 활용 영역에서 넓게 사용되고 있다. SAR ADC의 주요 블록 중 하나인 DAC는 2가지의 방식, 병렬 방식과 직렬 방식으로 구현된다. 전자의 경우 큰 커패시터 면적을 사용함으로써 동작 클락을 줄일 수 있다. 반면 후자의 경우 동작 클락을 증가시켜 매우 작은 면적으로 구현할 수 있지만, 이는 저 전력 구동성능의 저하를 초래한다. 본 논문에서는 두 가지 방식을 결합하여 저 전력과 소면적의 장점을 동시에 구현하는 것을 제안하였다. 2가지 또는 3가지 기준 전압을 사용한 3-커패시터, 4-커패시터 구조를 연구하였다. 제안한 구조는 UMC 0.18-um CMOS 공정으로 12-bit SAR ADC 설계로 가능성을 검증하였다. 시뮬레이션 결과 11.15비트의 ENOB 성능을 얻을 수 있었다. 전원전압은 1.8V와 2.5V를 사용하여 159uW의 전력을 소모한다.
아날로그 디지털 변환기(ADC)는 외부와 상호 작용하기 위해서 마이크로프로세서, 마이크로 컨트롤러 또는 일반적인 목적의 SoC에 포함된다. 센서와 측정 관련 어플리케이션에서는 여러 개의 입력 장치에 의해 고속의 단일 ADC보다 다채널의 ADC가 선호된다. 본 논문에서 제안한 저 전력과 저 면적 ADC 구조는 다채널 ADC 배열 설계에 가장 중요한 사안 중 하나이다. VLSI 기술이 상당히 발전하여 대부분의 시스템이 하나의 칩에 집적되고 있지만, 소자 성능의 한계 때문에 아날로그 회로 설계는 여러 가지 기술적 어려움이 존재한다. 축차 비교형(SAR) ADC는 대부분의 연산이 디지털 신호 영역에서 이루어지기 때문에 중간 정도의 속도와 저 전력의 변환이 필요한 활용 영역에서 넓게 사용되고 있다. SAR ADC의 주요 블록 중 하나인 DAC는 2가지의 방식, 병렬 방식과 직렬 방식으로 구현된다. 전자의 경우 큰 커패시터 면적을 사용함으로써 동작 클락을 줄일 수 있다. 반면 후자의 경우 동작 클락을 증가시켜 매우 작은 면적으로 구현할 수 있지만, 이는 저 전력 구동성능의 저하를 초래한다. 본 논문에서는 두 가지 방식을 결합하여 저 전력과 소면적의 장점을 동시에 구현하는 것을 제안하였다. 2가지 또는 3가지 기준 전압을 사용한 3-커패시터, 4-커패시터 구조를 연구하였다. 제안한 구조는 UMC 0.18-um CMOS 공정으로 12-bit SAR ADC 설계로 가능성을 검증하였다. 시뮬레이션 결과 11.15비트의 ENOB 성능을 얻을 수 있었다. 전원전압은 1.8V와 2.5V를 사용하여 159uW의 전력을 소모한다.
Analog-to-digital converter should be incorporated within micro-processor, micro-controller or even general-purpose SoC in order to interfere with the physical world. In sensor and instrumentation applications, multi-channel ADCs are preferred over a high-speed single-channel ADC approach because of...
Analog-to-digital converter should be incorporated within micro-processor, micro-controller or even general-purpose SoC in order to interfere with the physical world. In sensor and instrumentation applications, multi-channel ADCs are preferred over a high-speed single-channel ADC approach because of multiple input sources. Low-power and low-area ADC topology presented in this paper should be one of the most critical issues in designing multi-channel ADC array. Although most of systems can be integrated into a single chip as VLSI technology has been significantly improved, there must be various technological barriers with analog circuit design due to limited performance of components. Successive approximation register (SAR) ADC has been widely adopted for medium-speed low-power conversion process because most processing can be performed in the digital signal domain. DAC, core building blocks of SAR ADC can be implemented in two extreme ways - fully parallel approach and fully serial one. Reduced number of operating clocks can be achieved with large capacitor area for the former one. On the other hand, the latter one can be made with very small hardware area with increasing number of operating clocks, which might degrade low-power performance. Combined approach is proposed in this paper that can achieve both low-power and small-area advantages simultaneously. Three and four capacitor approaches are investigated with dual and triple reference voltages. Feasibility of the proposed schemes are verified with a 12-bit SAR ADC designed in a UMC 0.18-um CMOS technology. Simulation results show that ENOB of 11.15 bits are obtained. Power dissipation is 159uW for a supply voltage of 1.8 and 2.5V.
Analog-to-digital converter should be incorporated within micro-processor, micro-controller or even general-purpose SoC in order to interfere with the physical world. In sensor and instrumentation applications, multi-channel ADCs are preferred over a high-speed single-channel ADC approach because of multiple input sources. Low-power and low-area ADC topology presented in this paper should be one of the most critical issues in designing multi-channel ADC array. Although most of systems can be integrated into a single chip as VLSI technology has been significantly improved, there must be various technological barriers with analog circuit design due to limited performance of components. Successive approximation register (SAR) ADC has been widely adopted for medium-speed low-power conversion process because most processing can be performed in the digital signal domain. DAC, core building blocks of SAR ADC can be implemented in two extreme ways - fully parallel approach and fully serial one. Reduced number of operating clocks can be achieved with large capacitor area for the former one. On the other hand, the latter one can be made with very small hardware area with increasing number of operating clocks, which might degrade low-power performance. Combined approach is proposed in this paper that can achieve both low-power and small-area advantages simultaneously. Three and four capacitor approaches are investigated with dual and triple reference voltages. Feasibility of the proposed schemes are verified with a 12-bit SAR ADC designed in a UMC 0.18-um CMOS technology. Simulation results show that ENOB of 11.15 bits are obtained. Power dissipation is 159uW for a supply voltage of 1.8 and 2.5V.
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