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Chip to Chip communication에 있어서 점점 더 많은 data 전송이 요구됨에 따라 high speed serial interface에 대한 필요성이 날이 갈수록 증가하고 있다. interface 회로를 구동하는데 필요한 고속 clock 생성 회로에 대한 연구가 활발히 진행되고 있으며, 대표적으로 PLL(Phase-Locked Loops)이 많이 사용된다.
PLL설계에 있어 가장 중요하게 고려해야 할 사항은 jitter이다. PLL의 출력 주파수가 증가함에 따라 jitter성분의 비중이 커지게 되며, PLL의 출력 clock으로 구동되는 다양한 sequential block의 정확한 동작을 보장할 수 없게 된다. 따라서 본 논문에서는 PLL을 구동하는 reference clock의 jitter성분을 줄이고자 하며, 기존의 PD(phase ...

Chip to Chip communication에 있어서 점점 더 많은 data 전송이 요구됨에 따라 high speed serial interface에 대한 필요성이 날이 갈수록 증가하고 있다. interface 회로를 구동하는데 필요한 고속 clock 생성 회로에 대한 연구가 활발히 진행되고 있으며, 대표적으로 PLL(Phase-Locked Loops)이 많이 사용된다.
PLL설계에 있어 가장 중요하게 고려해야 할 사항은 jitter이다. PLL의 출력 주파수가 증가함에 따라 jitter성분의 비중이 커지게 되며, PLL의 출력 clock으로 구동되는 다양한 sequential block의 정확한 동작을 보장할 수 없게 된다. 따라서 본 논문에서는 PLL을 구동하는 reference clock의 jitter성분을 줄이고자 하며, 기존의 PD(phase detector) 대신 새로운 구조의 FIFO-based PD를 사용하여 jitter에 강한 PLL을 설계한다.
본 논문에 사용된 PLL의 reference clock은 27MHz로써 1.485GHz의 고속 clock을 생성한다. simulink 로 high-level simulation을 진행 후 composer를 이용한 schematic design과 virtuoso를 이용해layout design까지 진행을 하였다.

Abstract ▼ AI-Helper

With the increasing demand for data transmission in chip to chip communication, the need for high speed serial interfaces is increasing day by day. A high speed clock generation circuit required for driving interface circuits has been actively studied, and PLL (Phase-Locked Loops) are often used.

With the increasing demand for data transmission in chip to chip communication, the need for high speed serial interfaces is increasing day by day. A high speed clock generation circuit required for driving interface circuits has been actively studied, and PLL (Phase-Locked Loops) are often used.
The most important consideration in PLL design is jitter. As the output frequency of the PLL increases, the importance of the jitter component increases, and it becomes impossible to guarantee the correct operation of the various sequential blocks driven by the output clock of the PLL. Therefore, in this paper, we try to reduce the jitter component of the reference clock that drives the PLL and design a jitter-resistant PLL using a new FIFO-based PD instead of the conventional PD (phase detector).
The reference clock of the PLL used in this paper is 27MHz and generates high speed clock of 1.485GHz. After high-level simulation with simulink, we proceeded to schematic design using composer and layout design using virtuoso.

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