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문제 정의
- 본 논문에서 마이크로프로세서 용 PLL 클럭 발생 회로를 설계하였다. 설계된 PLL은 1 GHz의 매우 넓은 lock-range를 가지며, 칩 내부에 추가적인 외부소자 없이 내장돨 수 있도록 설계되었다.
- 또한 VCO의 제어전압 대 출력주파수(Vc 대 fo) 특성을 정비례로 하기 위해서는 전압-전류 변환 특성도 양의 기울기를 가져야 한다. 본 논문에서 이러한 특성을 갖는 새로운 VIC 회로를 제시하였다.
제안 방법
- (3) VCO는 두 개의 출력을 갖는 전차동구조를 채택하였고 IV〜5V의 넓은 입력전압 범위에서 선형성이 개선되고 발진의 안정도를 유지하도록 설계하였다. 이는 대기 전류기능을 갖는 전압-전류변환기 및 cross-coupled 차동증폭기와 ring-type지연단을 사용한 전류제어 발진기가 결합된 형태로 구성하였다
- (4) 입력 기준 클럭에 lock된 다양한 주파수의 클럭신호를 발생시키기 위해 divider chain회로를 설계하였으며 이 회로에서 T-FF을 분주회로에 사용하였다. 또한 RS-FF을 이용하여 발생클럭의 duty cycle을 정확히 50%로 보상하였다.
- 캐패시터의 효과를 최소화하였다. UP과 DN 신호경로는 대칭구조로 설계하였으며 N과 P-트랜지스터 크기의 비율을 적절히 선택하여 UP/DN 신호의 전달지연을 동일하게 하였다. 이로서 발생클럭의 위상오차를 2ps 〜 14ps로 감소시켰다.
- 이 VCO는 넓은 범위에 걸쳐 선형제어가 가능하다. VCO 의 출력신호는 divider 산lain으로 인가되어 시스템 내부에 사용되는 여러가지 주파수의 출력신호를 발생하도록 설계하였다. 본 논문에서 제안된 PLL 클럭발생기는 고속 마이그로프로세서에 적합히며 응용면에 따리고속 주파수 합성기, timing generator와 같은 통신 회로에도 이용될 수 있을 것으로 예상된다.
- 마이크로프로세서에서는 클럭신호의 HIGH와 LOW상태를 모두 사용하기 때문에 발생되는 클럭신호의 duty cycle이 50%를 유지하는 것이 중요하다. 그러므로 VCO의 두 개 출력 Out+ 와 Out- 신호를 divider chain의 입력단에서 처리하여 duty cycle을 정확히 50%로 보상한 뒤 divider chain 전체에 공급하였다. 이 목적에 다음과 같이 RS-FF을 사용하였다.
- 또한 RS-FF을 이용하여 발생클럭의 duty cycle을 정확히 50%로 보상하였다.
- divider chain에 의해 출력되는 신호는 입력신호를 1, 2, 4, 8, 16, 32 배한 신호이며 분주비율 선택신호가 출력될 클럭의 주파수를 결정한다. 또한 출력신호의 위상과 일지 하는 Sub클넉 발생회로를 추가하여 다양한 Sub클럭신호들을 발생시키도록 설계하였다. 마이크로프로세서에서는 클럭신호의 HIGH와 LOW상태를 모두 사용하기 때문에 발생되는 클럭신호의 duty cycle이 50%를 유지하는 것이 중요하다.
- 두 지연그룹의 입출력은 cross-coupled 증폭기에 연결되어 180°의 일정한 위상차를 가지는 신호로 증폭된다. 발생클럭의 duty cycle 보상을 용이하게 하기 위해 VCO는 두 개의 출력 Out+와 Out-* 갖는 전차 동구 조를 채택하였다. 이들은 차후의 duty cycle 보상회로 및 divider ch曲n에서 샘플링될 목적으로 출력된다.
- 본 PLL은 HSPICE를 사용하여 시뮬레이션 및 설계하였고 CADENCE 를 사용하여 layout을 수행하였으며 (그림 19)에 제안된 PLL 클럭발생기의 layout을 제시하였다. 이는 27°C에서 0.
- 본 논문에서 VCO는 기본 지연단으로서 pseudo in verter-8- 사용한 전류제어발진기 (Current Controlled Oscillator, CCO)형태를 채택하여 구성하였다. CCO를 이용한 발진기의 특징은 지연단에 의해 만들어지는 전달지연이 CCO로 공급되는 전류의'양에 비례하여 결정된다는 것이다.
- 본 연구에서 위의 기존의 PLL 클럭발생회로의 문제점들에 대해 중점적으로 검토하였고 외부 시스템 클럭에 대해 적은 위상오차를 갖는 클럭신호를 마이크로프로세서 내부에 안정되게 공급할 수 있는 저전력, 고속클럭 발생회로를 설계하였다.
- 설계하였다. 설계된 PLL은 1 GHz의 매우 넓은 lock-range를 가지며, 칩 내부에 추가적인 외부소자 없이 내장돨 수 있도록 설계되었다. 제안된 동적 DZFF을이용한 PFD는 기존 PFD에 비해 속도 및 전력 소비 면에서 우수한 성능을 보이며, 위상민감도특성 또한 우수한 성능을 보인다.
- 출력단은 루프필터에 안정적 전류를 공급해 주기 위하여 출력 임피던스가 높은 캐스코드 전류미러를 사용하였으며, 전체 출력전류는 UP 전류와 DN 전류의 차에 의해 결정된다. 이 회로에서 대기 전류 원은 출력에 항시 대기전류를 공급하여 3상태 전하 펌프에 존재하는 고임피던스 상태를 제거해 주며 따라서 전하주입효과를 개선하도록 하였다. 또한 고속 입력신호에 대하여 전하펌프가 빠른 응답을 할 수 있도록 출력단의 트랜지스터들을 항시 on 상태로 유지시킨다.
- 이를 보상해 주기 위해 source follower 형태의 전류 원을 추가하였다. 이는 /-亳"乂 = 0에서 동작을 시작하여 VCR에 의해 출력전류가 감소되는 것을 보상해 줄 수 있도록 한다.
- 일반적으로 Rl, R2, C1 을 사용하는 1차 1 pole 1 zero 수동 RC 필터를 사용하지만 PLL의 고주파 응답 특성을 개선하기 위하여 C2를 추가하였다. (그림 7) 에 루프필터회로를 나타내었다.
- 입력신호에 대하여 다양한 비율로 분주된 클럭신호를 발생하도록 설계하였으며, 기본 분주희로로는 동적 CMOS로 설계한 T-FF을 이용하였다. divider chain에 의해 출력되는 신호는 입력신호를 1, 2, 4, 8, 16, 32 배한 신호이며 분주비율 선택신호가 출력될 클럭의 주파수를 결정한다.
- 제안된 동적 DZFF을이용한 PFD는 기존 PFD에 비해 속도 및 전력 소비 면에서 우수한 성능을 보이며, 위상민감도특성 또한 우수한 성능을 보인다. 전하펌프 회로에서 기존의 3상태 전하 펌프 회로에서의 전하주입 및 클럭 feedthrough 현상을 제거하여 최종 lock-in상태에서의 정적 위상 오차 및 jitter 를 감소시키는 구조를 제시하였다. VCO 는 pseudo inverter■로 기본지연단을 구성하고 cross-coupled 구조의 증폭기를 이용하여 전차동으로 구성하였다.
- 또한 고속 입력신호에 대하여 전하펌프가 빠른 응답을 할 수 있도록 출력단의 트랜지스터들을 항시 on 상태로 유지시킨다. 전하펌프의 출력전류의 공급과 차단을 결정해 주는 스위치회로는 고임피던스 상태에서 전하주입을 방지하기 위해 전달게이트를 사용하였다. 이 구조에서는 입력과 출력 노드가 다른 트랜지스터에 의해 격리되므로 클럭 feedthrough효과를 효율적으로 감소시킬 수 있다.
대상 데이터
- 이는 다음과 같이 구성하였다. 기본전류원은 Mup, Mdn으로 구성하였고 대기전류원은 M3, M6로 구성하였다. Mbl~Mb8 은 기본전류원과 대기전류전류원을 위한 bias 회로이며, M1-M10 은 입력과 출력을 연결해주는 캐스코드전류미러이다.
- 또한 기존에 보고된 전형적인 마이크로프로세서 클럭발생회로[6, 기와 비교하였으며에 요약하였다.
- b)는 제안된 전압-전류 변환기 회로이다. 제안된 회로는 source follower인 Ml—M2, 전압제어 저항(Voltage Controlled Resistor, VCR) 의 역할을 하는 M4~M6[14], 그리고 대기전류원【Standby 의 3부분으로 구성하였다. Mil은 VCO로 전류를 공급하기 위한미러 트랜지스터이다.
성능/효과
- (1) 고주파 클럭발생회로에서 위상주파수검출기(Phase Frequency Detector, PFD)는 고속으로 동작해야 하며 신호의 전달지연시간이 적고 위상오차 특성 또한 우수해야 한다. (2) PFD가 구동하는 전하펌프(Charge Pump) 는 PFD가 고임피던스 상태로 천이하는 경우 기생 캐패시턴스에 의해 클럭 Feedthrough 및 전하주입 문제가 발생하며 또한 전하펌프에 UP/DOWN 신호가 인가될 때 이 신호들의 전달경로가 동일하지 않은 경우 lock-in 상태에서 정적 위상오차가 발생한다.
- (1) 먼저 PFD에서 기존의 정적 CMOS를 이용하는 경우 전달지연이 상당히 크므로 500MHz 이상의 빠른 클럭 주파수에서 주파수 및 위상오차를 검출하는 것이 불가능하다. 본 연구에서는 동적 CMOS를 이용한 D-FF 을 사용하여 PFD를 설계하므로서 전달지연 및 전력 소비를 개선하였으며 이로서 클럭발생회로의 작동범위를 1 GHz 이상으로 증가 시킬 수 있었다.
- 한다. (2) PFD가 구동하는 전하펌프(Charge Pump) 는 PFD가 고임피던스 상태로 천이하는 경우 기생 캐패시턴스에 의해 클럭 Feedthrough 및 전하주입 문제가 발생하며 또한 전하펌프에 UP/DOWN 신호가 인가될 때 이 신호들의 전달경로가 동일하지 않은 경우 lock-in 상태에서 정적 위상오차가 발생한다. (3) 전압제어발진기(Voltage Controlled Oscillator, VCO)는 넓은 입력제어전압 범위에서 발진하여야 하며 선형적으로 제어가능해야 한다’
- (2) 전하펌프는 입력에 전달게이트를 사용하여 전하주입을 막고 또한 입력과 출력을 격리한 구조로서 기생 캐패시터의 효과를 최소화하였다. UP과 DN 신호경로는 대칭구조로 설계하였으며 N과 P-트랜지스터 크기의 비율을 적절히 선택하여 UP/DN 신호의 전달지연을 동일하게 하였다.
- 이는 기존의 동적 CMOS 회로를 이용한 PFD와 유사한 구조를 가지고 있으나 실제로 주파수 및 위상의 오차 검출영역이 제한되지 않기 때문에 PLL의 lock-range를 매우 넓힐 수 있었다. 그리고 Reset을 위한 귀환회로가 필요하므로 귀환이 없는 Half-range PFD 회로에 비해 느기지만, 기존의 정적/동적 CMOS PFD에 비해서는 속도가 상당히 빠른 것으로 판명되었다.
- 또한 이 구조는 dead zone 및 위상민감도 오프셋이 매우 작아 다른 동적 CMOS PFD에 비해 우수한 성능을 가짐을 확인할 수 있었다. 다른 동적 PFD들에서 민감도오차는 입력 신호들의 duty cycle에 심하게 의존할 뿐만 아니라 UP/DOWN 신호의 경로가 다르므로 인하여 매우 크게 증가하는 것을 알 수 있었다.
- 05ns 정도의 민감도오차를 가지다가 위상오차가 커짐에 따라 감소하는 것으로 나타났다. 또한 이 구조는 dead zone 및 위상민감도 오프셋이 매우 작아 다른 동적 CMOS PFD에 비해 우수한 성능을 가짐을 확인할 수 있었다. 다른 동적 PFD들에서 민감도오차는 입력 신호들의 duty cycle에 심하게 의존할 뿐만 아니라 UP/DOWN 신호의 경로가 다르므로 인하여 매우 크게 증가하는 것을 알 수 있었다.
- 본 연구에서는 동적 CMOS를 이용한 D-FF 을 사용하여 PFD를 설계하므로서 전달지연 및 전력 소비를 개선하였으며 이로서 클럭발생회로의 작동범위를 1 GHz 이상으로 증가 시킬 수 있었다.
- 또한 기존에 보고된 전형적인 마이크로프로세서 클럭발생회로[6, 기와 비교하였으며<표 1>에 요약하였다. 본 회로가 일반적인 PLL의 사양, 즉 출력주파수 범위(321孙五〜 1.055GHz), 선력(20mW) 및 위상 오차(2ps 〜 14ps)면에서 설계된 의도에 따라 좋은 특성을 보이는 것을 알 수 있다.
- 이에서 제안된 ft山-range PFD 회로가 가장 우수한 특성을 나타냈으며 초기에 0.05ns 정도의 민감도오차를 가지다가 위상오차가 커짐에 따라 감소하는 것으로 나타났다. 또한 이 구조는 dead zone 및 위상민감도 오프셋이 매우 작아 다른 동적 CMOS PFD에 비해 우수한 성능을 가짐을 확인할 수 있었다.
- 그림 16)은 제안된 PFD의 전달지연을 측정한 것이다. 입력신호의 위상차를 Ins로 인가하고 위상 감도를 측정한 결과 검출된 위상오차는 정확히 'Ins로 측정되었다. 입력신호인 Ref_clk과 Vco_clk신호가 인가된 후 UP 신호와 DN 신호가 출력되기까지의 전달지연은 각각 0.
- 입력신호의 위상차를 Ins로 인가하고 위상 감도를 측정한 결과 검출된 위상오차는 정확히 'Ins로 측정되었다. 입력신호인 Ref_clk과 Vco_clk신호가 인가된 후 UP 신호와 DN 신호가 출력되기까지의 전달지연은 각각 0.126ns로 측정되었으며, PFD가 Reset되기까지 Q127ns의 시간이 소요되었다.
- 함수로 제시하였다. 전압이 감소함에 따라 귀환 NOR 게이트의 전달지연이 증가하여 Reset 지연이 Set 지연보다 증가하지만 정격 5V 공급 전원에 대한 Set 지연은 0.126ns, Reset 지연은 (H27ns로 고속 동작에 적합한 것으로 판단된다. 3V 전원에서 Set 지연은 0.
- 그러므로 출력 Out+ 노드에 Mil을 연결하여 Reset+ 신호 인가시 바로 Out+를 GROUND와 단락 시켜 LOW 상태를 만들어 주었다. 제안된 D-FF 전달 지연을 측정한 결과 Set 지연은 0.096ns, Reset 지연은 0.005ns로 매우 빠른 동작을 얻을 수 있었다.
- 제안된 구조의 경우 IV〜5V 까지의 제어 전압 범위에서 선형성을 보이며 기존의 구조에서는 3.5V 이상의 제어전압에 대하여 전류가 더 이상 증가하지 않게 되어 상당히 큰 왜곡을 가지므로 제어전압범위가 제한된다.
- 설계된 PLL은 1 GHz의 매우 넓은 lock-range를 가지며, 칩 내부에 추가적인 외부소자 없이 내장돨 수 있도록 설계되었다. 제안된 동적 DZFF을이용한 PFD는 기존 PFD에 비해 속도 및 전력 소비 면에서 우수한 성능을 보이며, 위상민감도특성 또한 우수한 성능을 보인다. 전하펌프 회로에서 기존의 3상태 전하 펌프 회로에서의 전하주입 및 클럭 feedthrough 현상을 제거하여 최종 lock-in상태에서의 정적 위상 오차 및 jitter 를 감소시키는 구조를 제시하였다.
- 4 MHz 기준 입력신호 인가시 PLL 이 최종 안정상태에 도달했을때 출력신호를 나타낸다. 출력신호에서 duty cycle이 정확하게 50%로 유지되는 것을 확인할 수 있었다.
후속연구
- VCO 의 출력신호는 divider 산lain으로 인가되어 시스템 내부에 사용되는 여러가지 주파수의 출력신호를 발생하도록 설계하였다. 본 논문에서 제안된 PLL 클럭발생기는 고속 마이그로프로세서에 적합히며 응용면에 따리고속 주파수 합성기, timing generator와 같은 통신 회로에도 이용될 수 있을 것으로 예상된다.
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