6T-SRAM 메모리는 SoC (System on Chips) 제품의 내장 메모리 (cache memory)로 주로 사용되고 있다. 셀 크기로 고집적화에 한계가 있는 SRAM 메모리를 대체하기 위해 다양한 차세대 메모리가 연구되고 있지만, SRAM메모리가 가진 높은 동작 속도 (high speed), 높은 반복 기록 횟수 (high endurance), 낮은 전력 소모 (low power consumption)의 동작 특성은 다른 메모리보다 상대적으로 우수하여, 현재도 ...
6T-SRAM 메모리는 SoC (System on Chips) 제품의 내장 메모리 (cache memory)로 주로 사용되고 있다. 셀 크기로 고집적화에 한계가 있는 SRAM 메모리를 대체하기 위해 다양한 차세대 메모리가 연구되고 있지만, SRAM메모리가 가진 높은 동작 속도 (high speed), 높은 반복 기록 횟수 (high endurance), 낮은 전력 소모 (low power consumption)의 동작 특성은 다른 메모리보다 상대적으로 우수하여, 현재도 SoC 제품에서 사용되고 있고, 성능 향상을 위한 연구가 지속되고 있다. SoC 제품은 4차 산업 혁명 시대에 5G 기반의 모바일 기기, 전장 제품 등 다양한 분야에 활용되면서, 내장 메모리로 사용되는 SRAM 메모리도 고용량 및 향상된 성능이 요구되고 있다. 특히, SRAM 읽기 동작에서 중요한 역할을 담당하는 감지 증폭기 (sense amplifier)의 성능 향상은 전체적인 SoC 제품의 성능 향상을 위해서도 필요하다. 하지만 감지 증폭기에 연결되는 SRAM 셀 (cell) 수가 증가함에 따라, 비트 라인의 기생 캐패시터 (bit line capacitor, CBL)가 커져, 감지 동작 성능이 저하되고, 공정이 미세화되면서 공정 변화에 의해 발생하는 오프셋 전압 (offset voltage)이 주는 악영향이 커지고 있어 높은 신뢰성, 고성능의 감지 동작을 위한 연구가 다양하게 이루어지고 있다. 또한, 전장 제품과 같이 긴 보증 기간, 낮은 불량률의 높은 신뢰성 수준의 제품을 요구하는 산업 분야에 SoC 제품이 활용되면서, 양산 단계에서 신뢰성 수준을 모니터링 하는 것이 중요해지고 있다. DFR (Design for Reliability), HVS (High Voltage Stress), PLR (Product Level Reliability), WLR (Wafer Level Reliability) 등 다양한 신뢰성 모니터링 방법론이 활용되고 있지만, 적은 샘플링, 실시간 검토 불가 등의 제약 사항이 있어, 효과적인 신뢰성 모니터링 방법론에 대한 필요성이 대두되고 있다. 본 논문은 높은 신뢰성, 고속, 저전력의 감지 동작이 가능한 감지 증폭기 (sense amplifier)와 감지 증폭기 구조의 TEG (Test Element Group)를 활용하여, 양산 단계에서 웨이퍼 (wafer) 레벨에서 문턱 전압 불일치 (threshold voltage mismatch) 및 신뢰성 수준을 모니터링하는 방법론에 대해 제안하였다. 제안한 감지 증폭기는 입력 전압 차이를 증폭하는 사전 증폭 단계와 증폭된 입력 차이를 입력으로 받아 감지 동작이 이루어지는 래치 단계로 구성된 더블 테일 감지 증폭기 (double tail sense amplifier) 구조이다. 사전 증폭 단계는 입력 트랜지스터와 사전 충전용 PMOS 트랜지스터 사이에 교차 연결된 (cross coupled) NMOS를 연결하여, 양의 되먹임 (positive feedback) 동작으로 입력 전압 차이의 증폭 수준을 향상시켜, 지연 시간 (sensing delay)를 단축하였고, 중간 노드 사전 충전, PMOS stack 구조, 순방향 바디 바이어싱 (forward body biasing)을 적용하여 높은 신뢰성, 저전력의 감지 동작이 되도록 설계하였다. 래치 단계는 꼬리 전류용 NMOS 트랜지스터와 활성화 신호 1개로 안정적인 감지 동작이 이루어지도록 하여, 면적도 효율화 하였다. 제안하는 회로 및 기존 연구 결과는 NCSU Free-PDK 45nm 공정에서 최적화하여, 제안하는 회로의 최적 사용 조건을 스무 플롯 (shmoo plot)으로 확인하고, 기존 연구 결과의 성능과 비교하였다. 제안하는 회로는 공급 전압(VDD)=1V, f=4.0GHz 조건에서 전장 제품Grade2 사용 요구 조건에서도 정상 동작하였다. 입력 전압 차이 (△Vin) 10mV 조건에서 CoDTSA 회로 대비 지연 시간 11.1%, 전력 소모 31.1%, H-DTSA 대비 지연 시간 15.3%, 전력 소모 40.6% 향상되었다. 또한 공정 변화 (10%, 6σ)를 반영한 6K 몬테카를로 검증 (Monte Carlo simulation)으로 수율 (yield)를 비교한 결과, △Vin=30mV 조건에서 DTSA-DL 회로는 97.8%의 수율로 H-DTSA 76.1%, CoDTSA 79.6% 보다 공정 변화에 안정적인 동작 특성을 가지고 있음을 확인할 수 있었다. 면적은 싱글 테일 감지 증폭기인 HYSA-QZ 회로에 비해 42.5% 크지만, 제안한 DTSA-DL회로가 상대적으로 고속 동작이 가능하고, H-DTSA 회로 대비, 16.2% 면적이 감소되었다. 공정 변화 (process variation)에 의해 발생하는 문턱 전압 불일치 (threshold voltage mismatch)가 감지 증폭기의 동작 특성을 제한하는 점을 활용하여, 웨이퍼 스크라이브 라인 (scribe line)의 TEG (Test Element Group)에 감지 증폭기 구조로 테스트 패턴을 제작하고, EDS 단계에서 웨이퍼 레벨의 오프셋 전압 (offset voltage) 및 신뢰성을 모니터링 하는 테스트 방법론을 제안하였다. 우선, 공정 변화 내 오프셋 전압 차이를 가지고 있는지 초기 동작에서 확인하고, 다음으로 입력 트랜지스터에 전압 스트레스를 가하여, 마지막으로 신뢰성 수준 관리가 잘 되는지 열화 정도를 확인하는 순서로 테스트할 수 있다. 감지 증폭기 내 트랜지스터 페어의 문턱 전압 불일치 정도에 따라서 정상 동작에 필요한 최소 입력 전압 차이가 어떻게 달라지는 모사 실험을 진행하였고, 제안한 테스트 구조와 방법론은 활용 가능함을 확인하였다. 제안하는 DTSA-DL 회로는 고성능의 SRAM 메모리에 활용 가능하고, 제안하는 테스트 방법론은 효과적으로 양산 단계에서 신뢰성 수준을 모니터링 할 수 있는 테스트 모델이 될 것이라고 생각한다.
6T-SRAM 메모리는 SoC (System on Chips) 제품의 내장 메모리 (cache memory)로 주로 사용되고 있다. 셀 크기로 고집적화에 한계가 있는 SRAM 메모리를 대체하기 위해 다양한 차세대 메모리가 연구되고 있지만, SRAM메모리가 가진 높은 동작 속도 (high speed), 높은 반복 기록 횟수 (high endurance), 낮은 전력 소모 (low power consumption)의 동작 특성은 다른 메모리보다 상대적으로 우수하여, 현재도 SoC 제품에서 사용되고 있고, 성능 향상을 위한 연구가 지속되고 있다. SoC 제품은 4차 산업 혁명 시대에 5G 기반의 모바일 기기, 전장 제품 등 다양한 분야에 활용되면서, 내장 메모리로 사용되는 SRAM 메모리도 고용량 및 향상된 성능이 요구되고 있다. 특히, SRAM 읽기 동작에서 중요한 역할을 담당하는 감지 증폭기 (sense amplifier)의 성능 향상은 전체적인 SoC 제품의 성능 향상을 위해서도 필요하다. 하지만 감지 증폭기에 연결되는 SRAM 셀 (cell) 수가 증가함에 따라, 비트 라인의 기생 캐패시터 (bit line capacitor, CBL)가 커져, 감지 동작 성능이 저하되고, 공정이 미세화되면서 공정 변화에 의해 발생하는 오프셋 전압 (offset voltage)이 주는 악영향이 커지고 있어 높은 신뢰성, 고성능의 감지 동작을 위한 연구가 다양하게 이루어지고 있다. 또한, 전장 제품과 같이 긴 보증 기간, 낮은 불량률의 높은 신뢰성 수준의 제품을 요구하는 산업 분야에 SoC 제품이 활용되면서, 양산 단계에서 신뢰성 수준을 모니터링 하는 것이 중요해지고 있다. DFR (Design for Reliability), HVS (High Voltage Stress), PLR (Product Level Reliability), WLR (Wafer Level Reliability) 등 다양한 신뢰성 모니터링 방법론이 활용되고 있지만, 적은 샘플링, 실시간 검토 불가 등의 제약 사항이 있어, 효과적인 신뢰성 모니터링 방법론에 대한 필요성이 대두되고 있다. 본 논문은 높은 신뢰성, 고속, 저전력의 감지 동작이 가능한 감지 증폭기 (sense amplifier)와 감지 증폭기 구조의 TEG (Test Element Group)를 활용하여, 양산 단계에서 웨이퍼 (wafer) 레벨에서 문턱 전압 불일치 (threshold voltage mismatch) 및 신뢰성 수준을 모니터링하는 방법론에 대해 제안하였다. 제안한 감지 증폭기는 입력 전압 차이를 증폭하는 사전 증폭 단계와 증폭된 입력 차이를 입력으로 받아 감지 동작이 이루어지는 래치 단계로 구성된 더블 테일 감지 증폭기 (double tail sense amplifier) 구조이다. 사전 증폭 단계는 입력 트랜지스터와 사전 충전용 PMOS 트랜지스터 사이에 교차 연결된 (cross coupled) NMOS를 연결하여, 양의 되먹임 (positive feedback) 동작으로 입력 전압 차이의 증폭 수준을 향상시켜, 지연 시간 (sensing delay)를 단축하였고, 중간 노드 사전 충전, PMOS stack 구조, 순방향 바디 바이어싱 (forward body biasing)을 적용하여 높은 신뢰성, 저전력의 감지 동작이 되도록 설계하였다. 래치 단계는 꼬리 전류용 NMOS 트랜지스터와 활성화 신호 1개로 안정적인 감지 동작이 이루어지도록 하여, 면적도 효율화 하였다. 제안하는 회로 및 기존 연구 결과는 NCSU Free-PDK 45nm 공정에서 최적화하여, 제안하는 회로의 최적 사용 조건을 스무 플롯 (shmoo plot)으로 확인하고, 기존 연구 결과의 성능과 비교하였다. 제안하는 회로는 공급 전압(VDD)=1V, f=4.0GHz 조건에서 전장 제품Grade2 사용 요구 조건에서도 정상 동작하였다. 입력 전압 차이 (△Vin) 10mV 조건에서 CoDTSA 회로 대비 지연 시간 11.1%, 전력 소모 31.1%, H-DTSA 대비 지연 시간 15.3%, 전력 소모 40.6% 향상되었다. 또한 공정 변화 (10%, 6σ)를 반영한 6K 몬테카를로 검증 (Monte Carlo simulation)으로 수율 (yield)를 비교한 결과, △Vin=30mV 조건에서 DTSA-DL 회로는 97.8%의 수율로 H-DTSA 76.1%, CoDTSA 79.6% 보다 공정 변화에 안정적인 동작 특성을 가지고 있음을 확인할 수 있었다. 면적은 싱글 테일 감지 증폭기인 HYSA-QZ 회로에 비해 42.5% 크지만, 제안한 DTSA-DL회로가 상대적으로 고속 동작이 가능하고, H-DTSA 회로 대비, 16.2% 면적이 감소되었다. 공정 변화 (process variation)에 의해 발생하는 문턱 전압 불일치 (threshold voltage mismatch)가 감지 증폭기의 동작 특성을 제한하는 점을 활용하여, 웨이퍼 스크라이브 라인 (scribe line)의 TEG (Test Element Group)에 감지 증폭기 구조로 테스트 패턴을 제작하고, EDS 단계에서 웨이퍼 레벨의 오프셋 전압 (offset voltage) 및 신뢰성을 모니터링 하는 테스트 방법론을 제안하였다. 우선, 공정 변화 내 오프셋 전압 차이를 가지고 있는지 초기 동작에서 확인하고, 다음으로 입력 트랜지스터에 전압 스트레스를 가하여, 마지막으로 신뢰성 수준 관리가 잘 되는지 열화 정도를 확인하는 순서로 테스트할 수 있다. 감지 증폭기 내 트랜지스터 페어의 문턱 전압 불일치 정도에 따라서 정상 동작에 필요한 최소 입력 전압 차이가 어떻게 달라지는 모사 실험을 진행하였고, 제안한 테스트 구조와 방법론은 활용 가능함을 확인하였다. 제안하는 DTSA-DL 회로는 고성능의 SRAM 메모리에 활용 가능하고, 제안하는 테스트 방법론은 효과적으로 양산 단계에서 신뢰성 수준을 모니터링 할 수 있는 테스트 모델이 될 것이라고 생각한다.
주제어
#휘발성 메모리 SRAM 더블 테일 감지 증폭기 Reliability HCI BTI TEG 더블 래치 volatile memory double tail sense amplifier double latch
학위논문 정보
저자
김경환
학위수여기관
연세대학교 대학원
학위구분
국내석사
학과
전기전자공학과
지도교수
윤홍일
발행연도
2021
총페이지
viii, 73장
키워드
휘발성 메모리 SRAM 더블 테일 감지 증폭기 Reliability HCI BTI TEG 더블 래치 volatile memory double tail sense amplifier double latch
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