RISC-V는 오픈 소스명령어 집합으로, 간단한 기본 구조를 가지며 목적에 따라 명령어 집합을 유연하게 확장할 수 있다. 본 논문에서는 소형, 저전력 32-bit RISC-V 프로세서를 설계하여 RISC-V 임베디드 시스템 연구를 위한 기반을 마련하고자 하였다. 설계한 프로세서는 2단계 ...
RISC-V는 오픈 소스명령어 집합으로, 간단한 기본 구조를 가지며 목적에 따라 명령어 집합을 유연하게 확장할 수 있다. 본 논문에서는 소형, 저전력 32-bit RISC-V 프로세서를 설계하여 RISC-V 임베디드 시스템 연구를 위한 기반을 마련하고자 하였다. 설계한 프로세서는 2단계 파이프라인으로 구성하였고, RISC-V ISA 중 FENCE, EBREAK를 제외한 32-bit 정수형 ISA 및 곱셈, 나눗셈을 위한 명령어 extension을 실행할 수 있다. 또한, 인터럽트 처리를 위한 privileged ISA를 포함한다. Vivado Design Suite를 이용하여 합성한 결과 Xilinx Zynq-7000 FPGA에서 2403개의 LUT, 1322개의 플립플롭을 사용하였고, 0.001W의 전력을 소모하였다. PULPissimo SoC를 래퍼런스로 하여 GPIO, UART, 타이머와 함께 시스템을 구성하여 설계한 프로세서를 평가 및 검증하였다. FPGA 상에서 FreeRTOS를 포팅하여 16MHz에서의 동작을 검증하였다. Dhrystone, Coremark 벤치마크를 통해 성능을 측정하였고, 곱셈 및 나눗셈 명령어 extension의 유무에 따른 성능 변화를 비교하였다. Riscy, Zero-riscy 프로세서와 비교했을 때 실험 결과 설계한 프로세서가 하드웨어 사용량 대비 높은 점수를 획득하였고, 목적에 따라 확장 가능한 저전력 고효율 프로세서임을 보였다.
RISC-V는 오픈 소스 명령어 집합으로, 간단한 기본 구조를 가지며 목적에 따라 명령어 집합을 유연하게 확장할 수 있다. 본 논문에서는 소형, 저전력 32-bit RISC-V 프로세서를 설계하여 RISC-V 임베디드 시스템 연구를 위한 기반을 마련하고자 하였다. 설계한 프로세서는 2단계 파이프라인으로 구성하였고, RISC-V ISA 중 FENCE, EBREAK를 제외한 32-bit 정수형 ISA 및 곱셈, 나눗셈을 위한 명령어 extension을 실행할 수 있다. 또한, 인터럽트 처리를 위한 privileged ISA를 포함한다. Vivado Design Suite를 이용하여 합성한 결과 Xilinx Zynq-7000 FPGA에서 2403개의 LUT, 1322개의 플립플롭을 사용하였고, 0.001W의 전력을 소모하였다. PULPissimo SoC를 래퍼런스로 하여 GPIO, UART, 타이머와 함께 시스템을 구성하여 설계한 프로세서를 평가 및 검증하였다. FPGA 상에서 FreeRTOS를 포팅하여 16MHz에서의 동작을 검증하였다. Dhrystone, Coremark 벤치마크를 통해 성능을 측정하였고, 곱셈 및 나눗셈 명령어 extension의 유무에 따른 성능 변화를 비교하였다. Riscy, Zero-riscy 프로세서와 비교했을 때 실험 결과 설계한 프로세서가 하드웨어 사용량 대비 높은 점수를 획득하였고, 목적에 따라 확장 가능한 저전력 고효율 프로세서임을 보였다.
RISC-V is an open-source instruction set architecture which has a simple base structure and can flexibly expand the instruction set according to its purpose. In this paper, we designed a small and low-power 32-bit RISC-V processor to establish the base for research on RISC-V embedded systems. We des...
RISC-V is an open-source instruction set architecture which has a simple base structure and can flexibly expand the instruction set according to its purpose. In this paper, we designed a small and low-power 32-bit RISC-V processor to establish the base for research on RISC-V embedded systems. We designed a 2-stage pipelined processor which supports a 32-bit RISC-V base integer instruction set except for FENCE and EBREAK instructions. It can also execute an extension for multiplication and division. Privileged ISA for trap handling is included. It used 2403 LUTs and 1322 flip-flops and consumed 0.001W on Xilinx Zynq-7000 FPGA as a result of implementation using Vivado Design Suite. Using PULPissimo SoC as a reference, the designed processor was evaluated by composing the system with GPIO, UART, and timer. We verified the operation of the processor on FPGA with FreeRTOS at 16MHz. Performance was measured through Dhrystone and Coremark benchmarks. Performance changes according to the presence of multiplication and division instruction extension were compared. Compared to Riscy and Zero-riscy processors, the experimental results showed that the designed processor scored higher against resource usage. This study aims to provide a low-power, high-efficiency microprocessor for future extension.
RISC-V is an open-source instruction set architecture which has a simple base structure and can flexibly expand the instruction set according to its purpose. In this paper, we designed a small and low-power 32-bit RISC-V processor to establish the base for research on RISC-V embedded systems. We designed a 2-stage pipelined processor which supports a 32-bit RISC-V base integer instruction set except for FENCE and EBREAK instructions. It can also execute an extension for multiplication and division. Privileged ISA for trap handling is included. It used 2403 LUTs and 1322 flip-flops and consumed 0.001W on Xilinx Zynq-7000 FPGA as a result of implementation using Vivado Design Suite. Using PULPissimo SoC as a reference, the designed processor was evaluated by composing the system with GPIO, UART, and timer. We verified the operation of the processor on FPGA with FreeRTOS at 16MHz. Performance was measured through Dhrystone and Coremark benchmarks. Performance changes according to the presence of multiplication and division instruction extension were compared. Compared to Riscy and Zero-riscy processors, the experimental results showed that the designed processor scored higher against resource usage. This study aims to provide a low-power, high-efficiency microprocessor for future extension.
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