[논문]RISC-V 프로세서의 FPGA 구현 및 검증

이종복

doi:10.7236/jiibc.2023.23.5.115

RISC-V 프로세서의 FPGA 구현 및 검증
FPGA Implementation and Verification of RISC-V Processor 원문보기

The journal of the institute of internet, broadcasting and communication : JIIBC, v.23 no.5, 2023년, pp.115 - 121

초록
AI-Helper

RISC-V는 오픈소스 명령어집합 아키텍처로, 누구나 자유롭게 RISC-V 마이크로프로세서를 설계하고 구현할 수 있다. 본 논문에서는 RISC-V 아키텍처를 설계하고 시뮬레이션한 후, FPGA에 구현 및 합성하고 로직아날라이저(ILA)를 이용하여 검증하였다. RISC-V 코어는 SystemVerilog로 작성되어 효율적인 설계와 높은 재사용성을 나타내며, 다양한 응용 분야에서 사용 가능하다. Vivado를 사용하여 Ultra96-V2 FPGA보드에 합성함으로써 RISC-V 코어를 하드웨어로 구현하였고, 통합로직아날라이저(ILA)를 통해 설계의 정확성과 동작을 검증하였다. 실험 결과, 설계된 RISC-V 코어는 기대한 동작을 수행함을 확인하였으며, 이러한 연구 결과는 RISC-V 기반 시스템 설계와 검증에 중요한 기여를 할 수 있다.

Abstract ▼ AI-Helper

RISC-V is an open-source instruction set architecture, and anyone can freely design and implement a RISC-V microprocessor. This paper designes and simulates the RISC-V architecture, synthesizing it in FPGA and verifying it using logic analyzer (ILA). RISC-V core is written in SystemVerilog, which has efficient design and high reusability, and can be used in various application fields. The RISC-V core is implemented as hardware by synthesizing it on the Ultra96-V2 FPGA board using Vivado, and the accuracy and operation of the design are verified through Integrated Logic Analyzer(ILA). As a result of the experiment, it is confirmed that the designed RISC-V core performs the expected operation, and these results can contribute to the design and verification of RISC-V based systems.

주제어

표/그림 (7)

그림 그림 1. RISC-V 아키텍처의 블럭도 Fig. 1. The RISC-V architecture block diagram
표 표 1. RISC-V 프로세서의 명령어집합 Table 1. The instruction set of the Designed RISC-V processor
표 표 2. RISC-V 기본 명령어 포맷 Table 2. RISC-V base instruction format
그림 그림 2. RISC-V의 Vivado 모의실행 결과 Fig. 2. The Vivado simulation resutls of RISC-V processor
그림 그림 3. FPGA로 구현된 RISC-V의 ILA 검증 결과 Fig. 3. The ILA verification of FPGA implemented RISC-V Processor
그림 그림 4. RISC-V FPGA 합성 결과 Fig. 4. FPGA implemented RISC-V Processor
그림 그림 5. 휴인스전자의 easySoC PYNQ 보드 Fig. 5. easySoC PYNQ board of Huins Inc.

AI 본문요약
AI-Helper

제안 방법

그림 5에 ILA로 검증한 결과를 나타냈다. PC 어드레스 값을 트리거 기준으로 하여 0번지부터 순차적으로 프로세서의 내부 값들을 관찰하였다. 그 결과, ALU의 연산결과 값을 나타내는 ALUResultM의 값이 시뮬레이션의 값과 정확히 일치하는 것을 확인하였다.
RISC-V에서 더욱 일반적인 소프트웨어 개발을 지원하기 위하여 기본 정수형은 "I", 정수형 곱셈 및 나눗셈은 “M", 동기화는 "A", 단일 실수형 연산은 "F", 2배 정밀도 실수형 연산은 "D" 표준첨자를 써서 정의하고 분류하였다.
본 논문에서는 Vivado 환경에서 SystemVerilog를 이용하여, RISC-V 프로세서를 설계하였다. 설계된 RISC-V 프로세서는 Ultra96-V2 FPGA 보드에 구현되었다.

대상 데이터

본 논문에서는 Vivado 환경에서 SystemVerilog를 이용하여, RISC-V 프로세서를 설계하였다. 설계된 RISC-V 프로세서는 Ultra96-V2 FPGA 보드에 구현되었다. 시뮬레이션 결과와 ILA로 검증한 결과가 정확히 일치하여, 올바르게 동작하는 것을 확인할 수 있었다.
그림 4에 본 연구의 FPGA 구현 및 실행에 이용된 장비인 휴인스전자의 easySoC PYNQ를 나타냈다. 이 장비에 Ultra96-V2 FPGA 보드가 탑재되었고, FPGA 소자는 xczu3eg-svba484-1-i이다.

이론/모형

LUI는 결과레지스터 Rd 상위 20 비트에 U-즉시 값을 넣고 하위 12 비트를 0으로 채운다. AUIPC는 프로그램 카운터 상대 주소를 만들기 위하여 이용하며 U-타입 포맷을 이용한다. AUIPC는 20 비트 U-즉시값으로 32 비트 오프셋을 생성하며 하위 12 비트를 0으로 채우고, 이 오프셋을 프로그램 카운터에 더하여 결과를 Rd에 기록한다.
SYSTEM 명령어를 이용하여 특수접근을 요구하는 시스템 접근 기능을 수행하며 I-타입 명령어 포맷을 이용하여 부호화한다. 이것은 두 가지 유형으로 분류되는데, 제어 및 상태 레지스터 (CSR)를 읽고 수정하고 쓰는 것과 기타 특수명령어를 일컫는다.
따라서 JAL은 ±1MB 범위를 담당할 수 있으며, 분기 다음의 명령어의 주소인 PC+4 값을 레지스터 Rd에 저장한다. 간접 무조건 분기 명령어인 JALR은 I-타입 부호화 방식을 이용한다. 이 때, 타겟 주소는 레지스터 Rs1에 12 비트 부호화된 I-즉시피연산자를 더하여 구하며, 분기 다음의 명령어의 주소인 PC+4 값을 레지스터 Rd에 저장하는 것은 JAL과 같다.

성능/효과

RISC-V 명령어집합 아키텍처는 원천 레지스터 Rs1, Rs2와 결과 레지스터 Rd를 모든 포맷에서 동일한 위치에 유지하여 명령어 해독을 용이하게 한다. 즉시피연자들은 항상 부호확장되고 가능한한 가장 왼쪽으로 밀착하여 하드웨어 복잡도를 줄이도록 한다.
그림 3에 RISC-V를 Ultra96-V2 FPGA 보드에 합성한 결과를 보였다. RTL 분석 결과, 본 프로세서의 합성에 2분 15초, 구현에 5분 47초가 소요되었다. 합성결과, LUT 2336개, LUTRAM 318개, FF 3151개, BRAM 4.
PC 어드레스 값을 트리거 기준으로 하여 0번지부터 순차적으로 프로세서의 내부 값들을 관찰하였다. 그 결과, ALU의 연산결과 값을 나타내는 ALUResultM의 값이 시뮬레이션의 값과 정확히 일치하는 것을 확인하였다. 따라서, RISC-V가 올바르게 설계된 것을 알 수 있었다.
RISC-V 명령어 집합의 주요 로드, 스토어, 레지스터 연산, 분기 명령어로 구성된 기계어 프로그램이 명령어 메모리에 입력되었다. 그 결과, RISC-V 프로세서가 제대로 동작하는 것을 확인할 수 있었다.
접근성이 높기 때문에 학습용 플랫폼으로 널리 사용되며, 새로운 아이디어와 혁신을 유발한다. 다섯 번째, RISC-V는 기업들이 새로운 제품과 기술을 개발하고 시장에 빠르게 반응할 수 있도록 돕는다. 특히 스타트업 기업들이 접근하기 쉽고 경쟁력 있는 제품을 개발하는 데 도움이 된다.
이는 혁신과 개발을 촉진하며 새로운 기술과 제품을 쉽게 도입할 수 있도록 한다. 둘째, RISC-V는 모듈화와 확장성을 고려하여 설계되었다. 사용자는 필요에 따라 아키텍처를 맞춤형으로 또는 특정 어플리케이션에 최적화된 프로세서로 개발할 수 있다.
그 결과, ALU의 연산결과 값을 나타내는 ALUResultM의 값이 시뮬레이션의 값과 정확히 일치하는 것을 확인하였다. 따라서, RISC-V가 올바르게 설계된 것을 알 수 있었다.
이로 인하여, 사물인터넷 기기부터 슈퍼컴퓨터까지 다양한 분야에서 사용될 수 있다. 셋째, RISC-V의 간단하고 효율적인 명령어 세트는 에너지 효율적인 프로세서 디자인을 가능하게 한다. 이는 이동통신 기기나 배터리가 제한된 장치에서 특히 중요한 장점이다.
설계된 RISC-V 프로세서는 Ultra96-V2 FPGA 보드에 구현되었다. 시뮬레이션 결과와 ILA로 검증한 결과가 정확히 일치하여, 올바르게 동작하는 것을 확인할 수 있었다.
5개, IO 10개, BUFG 2개가 소요되었다. 전력 분석 결과, 총 0.229 W가 소모되었으며, 타이밍 분석 결과, 최장 셋업 시간이 15.5ns, 홀드 타임이 0.026ns, 펄스폭이 24.4 ns로 측정되었다.
첫째, RISC-V는 오픈 소스 기반의 표준으로서, 아키텍처와 명령어 세트에 대한 정보가 모두 공개되어 있다. 이로 인해 특허 및 라이선스 비용이 없으며, 다양한 기업과 개발자들이 자유롭게 사용하고 발전에 기여할 수 있다.

후속연구

이는 이동통신 기기나 배터리가 제한된 장치에서 특히 중요한 장점이다. 넷째, 오픈 소스 및 교육용 목적으로 개발된 RISC-V는 학생들과 연구자들에게 컴퓨터 아키텍처와 프로세서 디자인에 대한 학습과 연구를 지원한다. 즉.
둘째, RISC-V는 모듈화와 확장성을 고려하여 설계되었다. 사용자는 필요에 따라 아키텍처를 맞춤형으로 또는 특정 어플리케이션에 최적화된 프로세서로 개발할 수 있다. 이로 인하여, 사물인터넷 기기부터 슈퍼컴퓨터까지 다양한 분야에서 사용될 수 있다.
추후로, 구현되지 않은 나머지 명령어와 인터럽트와 관련된 기타 명령어를 추가시킨 후에, 설계된 RISC-V 프로세서를 Synopsys의 FrontEnd 및 BackEnd 설계도구를 이용하여 국내 기관인 IDEC을 통하여 ASIC 칩으로 구현할 예정이다.

참고문헌 (6)

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J. Lee, "Simulation and Synthesis of RISC-V？Processor", Journal of The Institute of Internet,？Broadcasting and Communication, Vol. 19, No. 1,？pp. 239-245, Feb 2019.？DOI:https://doi.org/10.7236/JIIBC.2019.19.1.239

원문보기 상세보기
J. Lee, "FPGA Implementation and Verification of A？32-bit Pipelined ARM Processor", Journal of The？Institute of Internet, Broadcasting and Communication,？Vol. 22, No. 5, pp. 105-110, Aug 2022.？DOI:https://doi.org/10.7236/JIIBC.2022.5.105

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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