[논문]RISC-V 프로세서의 모의실행 및 합성

이종복

doi:10.7236/jiibc.2019.19.1.239

초록
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RISC-V는 프로세서의 혁신을 위하여 개방형 표준 협력을 통하여 개발된 무료이며 개방된 명령어집합 아키텍처 프로세서이다. 산업체와 학계의 협동으로 태동한 RISC-V는 프로세서 구조에 새로운 수준의 하드웨어 및 소프트웨어의 자유를 가져다주면서 확장 가능하기 때문에, 향후 50 년의 컴퓨터 설계와 혁신에 견인차 역할을 할 것으로 기대된다. 본 논문에서는 RISC-V가 개발되고 도입됨에 따라, 산술논리, 메모리, 분기, 제어 및 상태레지스터, 환경호출 및 중단점으로 구성된 명령어 아키텍처를 고찰하고 특징을 살펴보았다. 또한 Verilog를 이용하여 설계된 RISC-V 프로세서를 ModelSim으로 모의실행하고 Quartus-II로 합성한 결과, RISC-V의 38 개 명령어를 성공적으로 수행할 수 있었다.

Abstract ▼ AI-Helper

RISC-V is a free and open ISA enabling a new era of processor innovation through open standard collaboration. Born in academia and research, RISC-V ISA delivers a new level of free, extensible software and hardware freedom on architecture, paving the way for the next 50 years of computing design and...

RISC-V is a free and open ISA enabling a new era of processor innovation through open standard collaboration. Born in academia and research, RISC-V ISA delivers a new level of free, extensible software and hardware freedom on architecture, paving the way for the next 50 years of computing design and innovation. In this paper, according to the emergence of RISC-V architecture, we describe the RISC-V processor instruction set constituted by arithmetic logic, memory, branch, control, status register, environment call and break point instructions. Using ModelSim and Quartus-II, 38 instructions of RISC-V has been successfully simulated and synthesized.

주제어

표/그림 (5)

표 표 1. RISC-V 프로세서의 명령어집합 Table 1. The instruction set of the Designed RISC-V processor
표 표 2. RISC-V 기본 명령어 포맷 Table 2. RISC-V base instruction format
그림 그림 1. RISC-V 아키텍처의 블럭도 Fig. 1. The RISC-V architecture block diagram
그림 그림 3. RISC-V 프로세서의 합성 결과 Fig. 3. The Synthesized RISC-V Processor
그림 그림 2 RISC-V의 ModelSim 모의실행 파형 결과 Fig. 2. The ModelSim waves of RISC-V processor

AI 본문요약
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문제 정의

마찬가지로, U와 J포맷의 유일한 차이점은 20 비트의 즉시피연산자를 왼쪽으로 12 비트 자리이동하여 U 즉시피연산자를 형성하고, 1 비트 자리이동하여 J 즉시피연산자를 형성한다는 것이다. U와 J 포맷에서의 명령어 비트의 위치는 서로 다른 포맷과 상호간의 겹침을 최대화하기 위하여 결정되었다.

제안 방법

RISC-V에서 더욱 일반적인 소프트웨어 개발을 지원하기 위하여 기본 정수형은 "I", 정수형 곱셈 및 나눗셈은 “M", 동기화는 "A", 단일 실수형 연산은 "F", 2배 정밀도 실수형 연산은 "D" 표준첨자를 써서 정의하였다.

대상 데이터

0 버전을 이용하였다. RISC-V 중에서 최적화된 크기로 설계된 PicoRV32를 채택하였으며, 이것은 총 8 개의 독립적인 Verilog 프로그램 소오스 모듈로 구성되었다. 표 3은 모의실험에 사용된 RISC-V 어셈블리어 코드 프로그램이다.
본 논문의 모의실험은 운영체제 Fedora25에서 3.1GHz로 동작하는 Intel Core i5-2400에서 시행하였다. ModelSim은 Altera Starter Edition 10.
RISC-V 재단의 회원은 RISC-V 명령어집합 아키텍처 사양 및 관련 하드웨어 및 소프트웨어로 구성되는 개발환경에 접근 및 참여할 수 있다. 본 재단에는 Bluespec, Inc., Google, Microsemi, NVIDIA, NXP, UC Berkely 및 Western Digital의 7 명의 대표로 구성된 이사회가 있다. 매년 RISC-V 재단은 확장 된 개발환경을 통합하여 현재 및 미래의 RISC-V 프로젝트 및 구현에 대해 논의하고 향후 명령 집합 아키텍처의 발전을 추진하기 위하여 글로벌 이벤트를 개최하고 있다.
그림 3에 RISC-V를 Altera Quartus-II를 이용하여 합성한 결과를 보였다. 본 합성에 이용된 Altera FPGA는 Cyclone II의 EP2C50F672C8 소자이다. 합성 결과, 논리요소 1631 개, 조합회로 1593 개, 논리 레지스터가 601 개, 핀 409 개, 메모리 비트 2048 개가 할당되었다.
매년 RISC-V 재단은 확장 된 개발환경을 통합하여 현재 및 미래의 RISC-V 프로젝트 및 구현에 대해 논의하고 향후 명령 집합 아키텍처의 발전을 추진하기 위하여 글로벌 이벤트를 개최하고 있다. 이벤트 세션은 RISC-V 아키텍처, 상용 및 오픈 소스 구현, 소프트웨어 및 실리콘, 벡터 및 보안, 애플리케이션 및 가속기, 시뮬레이션 인프라 등을 논의하며 선도적인 기술 기업 및 연구 기관을 그 대상으로 한다. RISC-V 명령어집합 아키텍처는 최초로 University of California, Berkeley 전기 전자 컴퓨터공학 부서에서 개발되었으며, 공개 표준 공동 작업을 통해 새로운 프로세서의 혁신을 함께 이루기 위해 노력을 경주하고 있다.

이론/모형

SYSTEM 명령어를 이용하여 특수접근을 요구하는 시스템 접근 기능을 수행하며 I-타입 명령어 포맷을 이용하여 부호화한다. 이것은 두 가지 유형으로 분류되는데, 제어 및 상태 레지스터 (CSR)를 읽고 수정하고 쓰는 것과 기타 특수명령어를 일컫는다.
따라서 JAL은 ±1MB 범위를 아우르며, 분기 다음의 명령어의 주소인 PC+4 값을 레지스터 Rd에 저장한다. 간접 무조건 분기 명령어인 JALR은 I-타입 부호화 방식을 이용한다. 이 때, 타겟 주소는 레지스터 Rs1에 12 비트 부호화된 I-즉시피연산자를 더하여 구하며, 분기 다음의 명령어의 주소인 PC+4값을 레지스터 Rd에 저장하는 것은 JAL과 같다.

성능/효과

본 모의실행에 이용한 RISC-V 어셈블리 프로그램은 LI, SW, LW, ADDI, J를 이용한 간단한 프로그램이다. 그 결과, RISC-V 프로세서가 제대로 동작하는 것을 확인할 수 있었다.
넷째, 현재 널리 쓰이는 상용 명령어집합 아키텍처는 매우 복잡하다. 인텔 x86과 ARM은 하드웨어로 구현하기에 모두 복잡하며 이것은 성능을 개선시키려는 특성보다는 비효율적인 낡은 명령어집합 설계를 채택한 것으로부터 기인한다.
둘째, 상용 명령어집합 아키텍처들은 특정 시장 분야에만 편중되어있다. 예를 들어 ARM 아키텍처는 아직까지 서버 시장을 제대로 지원하지 못하며, 인텔 X86 아키텍처는 이동 통신 시장에 취약하다.
본 논문에서는 ModelSim 환경에서 Verilog를 이용하여 38개의 명령어를 실행할 수 있는 RISC-V 프로세서를 모의실행시킨 결과, 올바르게 동작하는 것을 확인할 수 있었으며 Altera Quartus-II로 합성을 하였다.
셋째, 상용 명령어집합 아키텍처는 명멸하고 있다. SPARC나 MIPS처럼 더 이상 수요가 없거나, Alpha처럼 더 이상 생산을 하고 있지 않은 상용 명령어집합 아키텍처가 좋은 예이다.
첫째, Intel, ARM, AMD 등과 같은 상용 명령어집합 아키텍처에는 소유권이 있다. SPARC V8 프로세서를 제외하고, 대부분의 상용 명령어집합 아키텍처의 소유권을 가진 자들은 지적재산권을 지키려고 노력하고 경쟁자가 이것을 무료로 구현하는 것을 환영하지 않는다.
합성 결과, 논리요소 1631 개, 조합회로 1593 개, 논리 레지스터가 601 개, 핀 409 개, 메모리 비트 2048 개가 할당되었다. 총 논리요소의 수는 1638 개로, FPGA 자원의 3 %만을 활용하므로, 하드웨어가 매우 간결함을 알 수가 있다.
본 합성에 이용된 Altera FPGA는 Cyclone II의 EP2C50F672C8 소자이다. 합성 결과, 논리요소 1631 개, 조합회로 1593 개, 논리 레지스터가 601 개, 핀 409 개, 메모리 비트 2048 개가 할당되었다. 총 논리요소의 수는 1638 개로, FPGA 자원의 3 %만을 활용하므로, 하드웨어가 매우 간결함을 알 수가 있다.

후속연구

추후로, RISC-V에서 제공하나 본 설계에서 누락된 파이프라인을 추가하고 인터럽트와 관련된 기타 명령어를 포함시키며, 설계된 RISC-V 프로세서를 타이밍 시뮬레이션을 거친 후에, 정적 시간 분석 (STA)과 합성 후 모의실험(Post synthesis simulation)을 거쳐 최종적인 동작을 검증하고 FPGA로 프로그래밍하여 동작을 검증할 예정이다. FPGA로 검증을 완료한 후에는, Synopsis로 합성하여 국내 기관인 IDEC을 통하여 ASIC 칩으로 구현할 예정이다.
추후로, RISC-V에서 제공하나 본 설계에서 누락된 파이프라인을 추가하고 인터럽트와 관련된 기타 명령어를 포함시키며, 설계된 RISC-V 프로세서를 타이밍 시뮬레이션을 거친 후에, 정적 시간 분석 (STA)과 합성 후 모의실험(Post synthesis simulation)을 거쳐 최종적인 동작을 검증하고 FPGA로 프로그래밍하여 동작을 검증할 예정이다. FPGA로 검증을 완료한 후에는, Synopsis로 합성하여 국내 기관인 IDEC을 통하여 ASIC 칩으로 구현할 예정이다.
비영리 법인인 RISC-V 재단은 2015 년에 설립되었으며, 100 개 이상의 회원 조직으로 발전하여 기술 혁신을 주도하고 있다. 학계와 연구계의 협력으로 탄생한 RISC-V 명령어집합 아키텍처는 향후 50 년간의 컴퓨팅 설계 혁신과 확장 가능한 소프트웨어 및 하드웨어의 자유를 제공할 것으로 기대된다^[1].

질의응답

핵심어	질문	논문에서 추출한 답변
	RISC-V란 무엇인가?	RISC-V는 공개적 표준 공동 작업을 통해 프로세서의 혁신을 추구하는 무료 개방형 명령어집합 아키텍처(Insruction Set Architecture, ISA)이다. 비영리 법인인 RISC-V 재단은 2015 년에 설립되었으며, 100 개 이상의 회원 조직으로 발전하여 기술 혁신을 주도하고 있다.
	RISC-V의 명령어 포맷은 무엇으로 구성되는가?	RISC-V의 명령어 포맷은 6 가지 유형인 R, I, S, B, U, J로 구성된다. 모든 명령어는 고정된 32 비트의 넓이를 가지며 메모리의 4 바이트 경계에 정렬되어야 한다.
	RISC-V의 명령어의 넓이는 얼마인가?	RISC-V의 명령어 포맷은 6 가지 유형인 R, I, S, B, U, J로 구성된다. 모든 명령어는 고정된 32 비트의 넓이를 가지며 메모리의 4 바이트 경계에 정렬되어야 한다. 명령어 주소 비정렬 예외사건은 타겟 주소가 4 바이트에 정렬되어있지 않을 때 취해진 분기나 무조건 점프에서 발생한다.

참고문헌 (7)

"The RISC-V Instruction Set Manual, Volume I: Base User-Level ISA," Andrew Waterman, Yunsup Lee, David Patterson, Krste Asanovic, Technical Report UCB/EECS-2011-62, EECS Department, University of California, Berkeley, May 2011.
"The RISC-V Instruction Set," Andrew Waterman, Yunsup Lee, Rimas Avizienis, Henry Cook, David Patterson, Krste Asanovic, Poster at the Symposium on High Performance Chips, Stanford, CA, August 2013.
"The RISC-V Instruction Set Manual, Volume I: User-Level ISA Version 2.0," Andrew Waterman, Yunsup Lee, David Patterson, Krste Asanovic, Technical Report UCB/EECS-2014-52, EECS Department, University of California, Berkeley, May 2014.
"Instruction Sets Should Be Free: The Case For RISC-V," Krste Asanovic, David Patterson, Technical Report UCB/EECS-2014-146, EECS Department, University of California, Berkeley, August 2014.
"A 45nm 1.3GHz 16.7 Double-Precision GFLOPS/W RISC-V Processor with Vector Accelerators," Yunsup Lee, Andrew Waterman, Rimas Avizienis, Henry Cook, Chen Sun, Vladimir Stojanovc, Krste Asanovic, European Solid-State Circuits Conference (ESSCIRC-2014), Venice, Italy, September 2014.
"The Berkeley Out-of-Order Machine (BOOM): An Industry-Competitive, Synthesizable, Parameterized RISC-V Processor," Celio, Christopher and Patterson, David A. and Asanovic, Krste, Technical Report No. UCB/EECS-2015-167, EECS Department, University of California, Berkeley, June 2015.
"RISC-V Out-of-Order Data Conversion Co-Processor," A. Raveendran, V. Patil, V. Desalphine, P. M. Sobha, A. David Selvakumar, VLSI Design and Test (VDAT), 2015 19th International Symposium, Ahmedabad, India, June 2015.

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