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초록
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본 논문에서는 모바일 멀티미디어 응용을 위한 저전력 바이패싱 (bypassing) Booth 곱셈기를 제안한다. 바이패싱 구조는 특정 입력 패턴에 대하여 내부 회로를 우회하여 입력 값을 출력 값으로 직접 전달하므로 내부 회로의 스위칭 전류를 방지하여 저전력 회로를 구현한다. 제안된 곱셈기는 Braun 곱셈기법에 기반을 둔 전통적인 바이패싱 곱셈기와 달리, 현재 널리 사용되는 Booth 곱셈기법에 대하여 바이패싱 구조를 적용하였다. 시뮬레이션 결과, 기존 저전력 Booth 곱셈기에 비하여 제안된 FoM (Figure-of-merit)이 11% 감소함을 확인하였다.

Abstract AI-Helper 아이콘AI-Helper

A low-power bypassing Booth multiplier for mobile multimedia applications is proposed. The bypassing structure directly transfers input values to outputs without switching the internal nodes of a multiplier, enabling low-power design. The proposed Booth multiplier adopts the bypassing structure whil...

주제어

AI 본문요약
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문제 정의

  • 본 논문에서는 모바일 멀티미디어 응용을 위한 저전력 곱셈기를 구현하기 위하여, Booth 곱셈기에 바이 패싱 구조를 적용한 저전력 바이패싱 Booth 곱셈기를 제안하였다. 이를 위해 바이패싱 구조를 포함한 FA 의 구조를 새롭게 제안하였으며, 이를 통해 Booth 곱셈기에 대해 면적 증가를 최소화하면서 스위칭 전력을 감소시키는 바이패싱 구조를 적용할 수 있었다.
본문요약 정보가 도움이 되었나요?

질의응답

핵심어 질문 논문에서 추출한 답변
Braun 곱셈기는 어떤 특징이 있는가? 전통적으로 이러한 바이패싱 구조를 이용한 곱셈기는 Braun 곱셈기를 기반으로 제안되어왔다[3-10]. Braun 곱셈기는 단순하고 규칙적인 구조로 인해 입력 값을 출력 값으로 바이패싱할 수 있는 특정 입력 패턴을 찾기가 쉬우므로 바이패싱 구조에 많이 사용되어 왔다. 하지만, Braun 곱셈기는 radix-2 형태를 가지므로 radix 증가에 따라 부분곱의 수가 감소하는 Booth 곱셈기에 비해 동작 속도가 느리다.
바이패싱 구조는 무엇을 구현하는가? 본 논문에서는 모바일 멀티미디어 응용을 위한 저전력 바이패싱 (bypassing) Booth 곱셈기를 제안한다. 바이패싱 구조는 특정 입력 패턴에 대하여 내부 회로를 우회하여 입력 값을 출력 값으로 직접 전달하므로 내부 회로의 스위칭 전류를 방지하여 저전력 회로를 구현한다. 제안된 곱셈기는 Braun 곱셈기법에 기반을 둔 전통적인 바이패싱 곱셈기와 달리, 현재 널리 사용되는 Booth 곱셈기법에 대하여 바이패싱 구조를 적용하였다.
본 논문에서는 모바일 멀티미디어 응용을 위한 저전력 바이패싱 (bypassing) Booth 곱셈기에 무엇을 적용하였는가? 바이패싱 구조는 특정 입력 패턴에 대하여 내부 회로를 우회하여 입력 값을 출력 값으로 직접 전달하므로 내부 회로의 스위칭 전류를 방지하여 저전력 회로를 구현한다. 제안된 곱셈기는 Braun 곱셈기법에 기반을 둔 전통적인 바이패싱 곱셈기와 달리, 현재 널리 사용되는 Booth 곱셈기법에 대하여 바이패싱 구조를 적용하였다. 시뮬레이션 결과, 기존 저전력 Booth 곱셈기에 비하여 제안된 FoM (Figure-of-merit)이 11% 감소함을 확인하였다.
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참고문헌 (12)

  1. B.-G. Nam and H.-J Yoo, "An Embedded Stream Processor Core Based on Logarithmic Arithmetic for a Low-Power 3-D Graphics SoC," IEEE J. Solid-State Circuits, vol. 44, no. 5, pp. 1554-1570, May. 2009. 

  2. M. Hasan, T. Arslan and J. S. Thompson, "A Novel Coefficient Ordering based Low Power Pipelined Radix-4 FFT Processor for Wireless LAN Applications," IEEE Transactions on Consumer Electronics, vol. 49, no. 1, pp. 128-134, Feb. 2003. 

  3. J. Ohban, V. G. Moshnyaga, and K. Inoue, "Multiplier Energy Reduction through Bypassing of Partial Products," IEEE Asia-Pacific Conference on Circuits and Systems, pp. 13-17, Oct. 2002. 

  4. M. C. Wen, S. J. Wang and Y. M. Lin, "Low Power Parallel Multiplier with Column Bypassing," IEEE International Symposium on Circuits and Systems, pp. 1638-1641, May, 2005. 

  5. C. C. Wang and G. N. Sung, "A Low-Power 2-Dimensional Bypassing Multiplier using 0.35um CMOS Technology," IEEE Computer Society Annual Symposium on Emerging VLSI Technologies and Architecture, 2006. 

  6. G. N. Sung, Y. J. Ciou, and C. C. Wang, "A Power-Aware 2-Dimensional Bypassing Multiplier using Cell-Based Design Flow," IEEE International Symposium on Circuits and Systems, pp. 3338-3341, May, 2008. 

  7. C. C. Wang and G. N. Sung, "Low-Power Multiplier Design using a Bypassing Technique," Journal of Signal Processing Systems, vol. 57, no. 3, pp. 331-338, Dec. 2009. 

  8. J.-T. Yan and Z.-W. Chen, "Low-Cost Low-Power Bypassing-Based Multiplier Design," IEEE International Symposium on Circuits and Systems (ISCAS) , pp. 2338-2341, May, 2010. 

  9. S. Hong, T. Roh, and H.-J. Yoo, "A $145{\mu}W\;8{\times}8$ Parallel Multiplier based on Optimized Bypassing Architecture," IEEE International Symposium on Circuits and Systems (ISCAS), pp. 1175-1178, July, 2011. 

  10. Alvin Joseph J. Tang and Joy Alinda Reyes, "Comparative Analysis of Low Power Multiplier Architecture," 2011 Fifth Asia Modelling Symposium, pp. 270-274, May, 2011. 

  11. J.-Y. Kang and J.-L. Gaudiot, "A Simple High-Speed Multiplier Design," IEEE Trans. Comput., vol. 55, no. 10, pp. 1253-1258, Oct. 2006. 

  12. S.-R. Kuang, and J.-P. Wang, "Modified Booth Multipliers With a Regular Partial Product Array," IEEE Trans. Circuits and Systems-II: Analog and Digital Signal Processing, vol. 56, no. 5, pp. 404-408, May. 2009. 

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