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A 1.25 GHz Low Power Multi-phase PLL Using Phase Interpolation between Two Complementary Clocks 원문보기

Journal of semiconductor technology and science, v.15 no.6, 2015년, pp.594 - 600  

Jin, Xuefan (College of Information & Communication Engineering, Sungkyunkwan University) ,  Bae, Jun-Han (Samsung Electronics) ,  Chun, Jung-Hoon (College of Information & Communication Engineering, Sungkyunkwan University) ,  Kim, Jintae (Electronics Engineering Department, Konkuk University) ,  Kwon, Kee-Won (College of Information & Communication Engineering, Sungkyunkwan University)

Abstract ▼ AI-Helper 아이콘AI-Helper

A 1.25 GHz multi-phase phase-rotating PLL is proposed for oversampling CDR applications and implemented with a low power and small area. Eight equidistant clock phases are simultaneously adjusted by the phase interpolator inside the PLL. The phase interpolator uses only two complementary clocks from...

주제어

#Phase interpolation   #PLL   #PFD controller   #phase-rotating PLL  

AI 본문요약
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제안 방법

  • This work replaces the multiplexors by a PFD controller (PFDC) in order to overcome the limitation of a conventional multiplexer-based interpolator as well as solving the nondeterministic problem described in the previous section. In the proposed PLL shown in Fig.

대상 데이터

  • This research was supported by the MSIP (Ministry of Science, ICT and Future Planning), Korea, under the ITRC (Information Technology Research Center) support program (IITP-2015-H8501-15-1010) supervised by the IITP (Institute for Information & communication Technology Promotion). The chip fabrication and EDA tools were supported by the IC Design Education Center at KAIST.​​​​​​​
  • However, the fluctuation of the control voltage is also affected by the PLL loop bandwidth. The proposed PLL is designed with 1.25 GHz reference clock and 31.25 MHz loop bandwidth. As shown in Fig.
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참고문헌 (4)

  1. Rainer Kreienkamp, Ulrich Langmann, Christoph Zimmermann, Takuma Aoyama, and Hubert Siedhoff, "A 10-Gb/s CMOS clock and data recovery circuit with an analog phase interpolator," IEEE J. Solid-State Circuits, vol. 40, no. 3, pp. 0018-9200, March 2005. 

  2. Thomas Toifl, Christian Menolfi, Peter Buchmann, Marcel Kossel, Thomas Morf, Robert Reutemann, Michael Ruegg, Martin Schmatz, "A 0.94ps-RMSjitter 0.016mm2 2.5GHz multi-phase generator PLL with $360^{\circ}$ digitally programmable phase shift for 10Gb/s serial links," IEEE J. Solid-State Circiuts, vol. 40, no. 12, pp. 2700-2712, Dec. 2005. 

    상세보기 crossref

  3. Sungjoon Kim, Dongyun Lee, Young-Soo Park, Yongsam Moon, and Daeyun Shim, "A dual PFD rotating multi-phase PLL for 5Gbps PCI express Gen2 multi-lane serial link receiver in 0.13um CMOS," in IEEE Symposium on VLSI Circuits, Papers, pp. 234-235, 2007. 

  4. Jun-Han Bae, Kyoung-Ho Kim, Seok Kim, Kee- Won Kwon, Jung-Hoon Chun, "A low-power dual- PFD phase rotating PLL with a PFD controller for 5Gb/s serial links," in IEEE International Symposium on Circuits and Systems, Papers, pp. 2159-2162, 2012. 

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