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문제 정의
- 본 논문에서는 면적 측면과 속도 측면에서 효율적인 AES 암호 프로세서를 설계하였다. 설계한 AES 암호 프로세서는 1 라운드 동작을 2개의 부분 라운드로 분할하며, 각 부분 라운드를 4 클록으로 처리하며 부분 라운드간 파이프라인 기법을 사용하여 평균 5 클록에 1개의 라운드를 처리하는 구조를 갖는다.
- 본 장에서는 AES 알고리즘을 효율적으로 구현하기 위한 여러 가지 변산 기법을 제안하였다.
가설 설정
- 단, 암호와 복호 동작이 하나의 칩에 구현되어야 하므로 복호 동작에 기인한 하드웨어를 포함시켰다’ 복호 동작 포함시 ByteSub를 제외한 다른 라운드 변환 동작은 기존 암호 동작에서 사용되는 라운드 변환 회로의 일부 수정으로 구현이 가능하므로 면적평가에서 무시햐였다. 그리고 라운드 키 생성회로가라운드 하드웨어보다 작은 지연 시간을 갖는 것으로 가정하였으며 연산 시간은 클록 주기와 사이클수의 곱으로 평가하였다. 단, 2개의 부분 라운드의 지연 시간이 동일한 T 값을 갖는 것으로 설정하였다.
제안 방법
- 6가지 모델에 대한 면적 분석 시 Synopsys Design Analyzer161 소프트웨어를 人]용하여, S-Box, ShiftRow_4, GM(28)4) 곱셈기, 32 비트 XOR회로 32 비트 레지스터를 합성해서 게이트 수를 추출하여, 각 모델에 필요한 모듈 개수만큼 곱해서 각 모델에 대한 근사적인 게이트 수를 계산하였다. 단, 암호와 복호 동작이 하나의 칩에 구현되어야 하므로 복호 동작에 기인한 하드웨어를 포함시켰다’ 복호 동작 포함시 ByteSub를 제외한 다른 라운드 변환 동작은 기존 암호 동작에서 사용되는 라운드 변환 회로의 일부 수정으로 구현이 가능하므로 면적평가에서 무시햐였다.
- AES 알고리즘의 타이밍 특성을 분석한 결과 4가지 라운드 변환 동작 중 ByteSub 동작과 MixColumn 동작이 가장 많은 시간이 소요되며, 이들 2가지 변환이 유사한 지연 시간을 갖고 있음을 알 수 있었다 그리고 단일 클록에 하나의 라운드동착을 구현하는 경우 16개의 S-Bqx와 16개의 Galois 체 곱셈기가 필요하므로 제한된 하드웨어를 갖는 응용 분야에는 적용할 수 없다 그리고 ByteSub와 AddRoundKey 동작은 128 비트에 대해 병렬로 연산이 수행되며, ShiftRow 연산과 MixColumn연산은 각각 Row단위와 Column 단위로 연산을 수행하는 특성을 고려하여, 본 연구에서는 하나의 라운드를 2개의 부분 라운드로 나누고, 각 부분 라운드를 4개의 클록으로 구현하는 방식을 사용하였다. 즉 라운드의 전반부 부분 라운드는 4개의 S-Box와 흐}.
- 즉 라운드의 전반부 부분 라운드는 4개의 S-Box와 흐}.나의 32 비트 바이트 단위의 시프터 (Shifter) 로 구성돠며, 이것을 반복 활용하여 ByteSub와 ShiftRow 라운드 변환을 4개의 클록 동안 구현하는 방식을 사용하였다. 그리고 후반부 부분 라운드는 MixColumn과 AddRoundKey 동작을 4개의 GH(28)4) 유한체 곱셈기와 32 비트 XOR을 반복 사용하여 4 클록에 구현할 수 있도록 하였다 이러한 다중 사이클 방식을 사용할 경우 하드웨어 공유가 가능해지므로 면적을 크게 줄일 수 있다.
- 복호 동작 모드 변환시 내부에 존재하는 다수 개의 S-Box 용 RAM을 외부에서 순차적으로 초기화하는 동작이 필요로 한다. 따라서 본 연구에서는 내부에 룩 업 테이블 구조의 S-box와 Si-Box를 병렬로 배치하여 하드웨어 크기는 증가하지만 S-Box와 관련된 초기화 시간 문제를 배제하는 기법을 사용하였다. 복호동착 시에는 먼저 라운드 키 생성부를 라운드 회수만큼 수행해서 미리 마지막 라운드 키를 만들어 IC_Start_Key 레지스터에 저장해 두고 복호 동작시 IC_Start_Key 레지스터에 담긴 마지막 라운드 키값을 불러와 역순으로 라운드 키를 온라인 방식으로 생성하도록 하였다.
- 그러나 이 방식은 라운드 키 생성시 InvMixColumn 라운드 변환이 적용되어야 흐}는 문제가 있다. 따라서 본 연구에서는 암호와 동일한 라운드 키를 그대로 사용하기 위해, 암호와 동일한 연산 순서를 따르는 두 번째 방식을 변형하여, InvByteSub와 InvShiftRow의 순서만 바꾸는 기법을 채택하여 흐}.드웨어 공유와 기존 라운드 키의 활용할 수 있게 하였다.
- 그런데 ShiftRow 동작은 Rsv 단위(바이트 순서 : i, i+4, i+8, i+12) 로 동주)이 수행되고 MixColumn은 Column 단위( 바이트 순서 : i, i+1, i+2, i+3)로 동작을 하므로 하나의 라운드에서 전반부 부분 라운드와 후반부 부분 라운드간에 파이프라인 기법을 적용시키는 것은 어렵다. 따라서 본 연구에서는 현재 라운드의 후반부 부분 라운드와 다음 라운드의 전반부 라운드 간에 파이프라인 기법을 적용하였다. 이러한 2 개의 부분 라운드간에 파이프라인이 이루어지기 위해서는 MixColumn 동작에서 다음 라운드의 전반부 부분 라운드에 필요한 Row 순서로 결과를 출력해야 한다 MixColumn 연산온 composite field'이 GF((28)4)상의 다항식을 사용하여 곱셈 연산을 수행하며 식⑵과 같이 행렬 곱셈으로 표현될 수 있다 여기서 ®는 GH(28)4) 다항식 곱셈을 나타낸다.
- 복호 블록 단위를 지시하는 필드와 암호키 길이 등의 제어 정보를 갖고 있다. 또한 본 연구의 암호 프로세서를 직렬 통신 시스템에 암호 모듈로 사용할 수 있도록 직렬 인터페이스를 추가하였다. 직렬 인터페이스언 경우 Shf_WR 신호에 따라 S_in을 통해 I/O Buffer 레지스터로 데이터가 담김과 동시에 S_out을 통해 이전에 연산한 결과가 직렬로 출력된다
- 따라서 본 연구에서는 내부에 룩 업 테이블 구조의 S-box와 Si-Box를 병렬로 배치하여 하드웨어 크기는 증가하지만 S-Box와 관련된 초기화 시간 문제를 배제하는 기법을 사용하였다. 복호동착 시에는 먼저 라운드 키 생성부를 라운드 회수만큼 수행해서 미리 마지막 라운드 키를 만들어 IC_Start_Key 레지스터에 저장해 두고 복호 동작시 IC_Start_Key 레지스터에 담긴 마지막 라운드 키값을 불러와 역순으로 라운드 키를 온라인 방식으로 생성하도록 하였다.
- 본 논문에서는 AES 암호 알고리즘의 여러 가지구현 방안을 비교하고 면적과 속도 측면에서 효율적인 구조를 제안하고 이를 하드웨어로 설계한 후성 능을 분석하였다 본 논문의 구성은 2장과 3장에서는 AES 알고리즘과 연산 기법을 간단히 기술하였으며, 4장에서는 알고리즘의 구현 방안을 비교분석하고 5장에서는 제안한 AES 암호 프로세서의 설계를 다루며, 6장에서는 설계된 암호 프로세서의 성능을 분석하였으며, 7장에서는 결론을 기술하였다
- 세 번째 방안은 4개의 클록에 Nk * 32-비트의 라운드 키를 생성하는 방식이다. 본 연구에서는 초기에는 첫 번째 방식을 사용하여 하나의 S-box오} Rcon 상수 생성 회로 Rotator 회로 여러 가지 MUX 회로와 XOR 게이트로 구성하였다. 그■러나 타이밍 문석 결과 라운드 키 생성부에 대한 최악경로의 지연 시간이 부분 라운드의 최악 경로의 2.
- 본 장에서는 3장에서 제안한 연산 기법을 바당으로 다양한 응용 분야에 적합한 AES 구조를 결정하기 위해 3장에서 저]시한 라운드 당 다중 사이클 처리와 부분 라운드간 파이프라인 특성을 활용하여 다음과 같은 6가지 AES 동작 모델에 대해 상대적인 면적(A), 상대적인 연산 시간⑴, AT, A砂의 성능을 분석하였다. 6가지 모델에서 라운드 당 클록수는 하나의 라운드를 수행하는데 필요한 클록 수를 의미하며, 파이프라인(P)은 3.
- 117]- 사용되었으며, P & R 동작을 수행한 결과 critical path 지연시간이 18ns로 약 55 Mhz위 동작 가능 주파수를 얻었다. 생성된 bit 파일을 PROM 변환기를 사용하여 mcs 파일로 변환한 후, JTAG 프로그래머로 FPGA 보드내의 2개의 PROM을 프로그래밍하였다. 구현된 FPGA 보드는 ISA 버스 인터페이스 카드 와 Visual C++프로그램으로 암 .
- 두 번째 방식은 2 개의 클록마다 Nk * 16-비트씩 생성하여, 4 클록 후에 Nk * 32-비트의 라운드 키를 생성하는 방식이다. 세 번째 방안은 4개의 클록에 Nk * 32-비트의 라운드 키를 생성하는 방식이다. 본 연구에서는 초기에는 첫 번째 방식을 사용하여 하나의 S-box오} Rcon 상수 생성 회로 Rotator 회로 여러 가지 MUX 회로와 XOR 게이트로 구성하였다.
- 암호 보조 프로세서 설계사 AES 암호 알고리즘을 먼저 C 언어로 모델링 한 후 아를 Verilog HDL【기 언어로 변환하여 2가지 동작이 일치하는지 확인하는 방법을 사용하였다. 검증 과정에 AES 표준 공고안阁에 명시한 테스트 벡터를 올바로 만족함을 확인하였다.
- 아러한 4 사이클의 시간 할당을 활용하여, 라운드 키를 생성하는 방법으로 하드웨어 양을 감소시키는 3가지 방안이 있다. 첫 번째 방안은 매클록마다 Nk * 8-비트 씩 생성하여 4 클록 후에 N* k 32■비트의 라운드 키를 생성하는 방식으로 가장 작은 하드웨어가 필요하다. 두 번째 방식은 2 개의 클록마다 Nk * 16-비트씩 생성하여, 4 클록 후에 Nk * 32-비트의 라운드 키를 생성하는 방식이다.
대상 데이터
- 또한 라운드 키를 온라인 방식으로 생성함에 의해서, 키 설정 지연 시간을 없애며 라운드 키를 저장하기 위한 별도의 메모리 공간을 제거할 수 있다. 그리고와부 호스트 컴퓨터와 암호 프로세서사이의 입출력 동작과 암호 프로세서 동작을 병렬로 수행함으로서, 입출력 시간에 따른 성능 저하 문제를 제거하였다 현재 설계한 AES 칩은 약 36, 000개의 게이트로 구성되며, 0.25 声 m CMOS 공정에서 약 200 Mhz의동작 주파수를 가지며, AES-128 ECB 모드에서 약 512 Mbps의 암. 복호율를 얻을 쑤 있었다.
- 그림 12는 본 연구에서 설계한 AES 프로세서의 시스템 응용을 위한 기능 검증을 위해 제작한 Xilinx FPGA 보드이다 사용된 Xilinx FPGA 칩은 VIRTEXE 계열의 XCVKXX)E-6HQ240OM, 외부에 컨피규레이션을 위한 2개의 PROM(XC18VO公칩이 사용되었다. 본 연구의 AES 칩의 FPGA 제작에는 Xilinx Foundation Series 3.
성능/효과
- 그림 8은 본 연구에서 채택한 1-RP-8P 방식을 면적과 연산 사간의 기준값 L0으로 설정한 후 나머지 5가지 모델에 대한상대적인 면적(A), 상대적인 연산 시간卩), AT 성능, AT2의 성능을 평가한 값을 나타내며, 값이 높을수록 우수한 특성을 의미한다. zt림 8에 보는 바와 같이 AT 성능은 1-RP-8P방식과 1-RP-4P 방식이 우수하며 AT2 성능 척도를 사용할 경우 1-RP-4P 방식이 가장 바람직하며, 연산 시간(T)만을 고려할 경우 1-RP-1NP-PR 방식이 가장 우수한 결과를 보여준다. 본 연구에서는 AT 성능을 고려하여 1-RP-8P 구조를 채택하여 하드웨어를 설계하였다 그러나 암 - 복호 율이 가장 중요한 설계 요소인웅용 분야인 경우 라운드당 하나의 클록과 라운드키의 사전 계산 방식믈 사용하는 I-RP-1NP_PR 방식이 가장 적합한 구조이다.
- 방법을 사용하였다. 검증 과정에 AES 표준 공고안阁에 명시한 테스트 벡터를 올바로 만족함을 확인하였다. 설계한 회로를 0.
- 단, 2개의 부분 라운드의 지연 시간이 동일한 T 값을 갖는 것으로 설정하였다. 단, 1-RP-1NP 방식의 경우 부분 라운드 방식을 사용하지 않고 키 생성부가 2.210 지연 시간을 갖는 것으로 평가하여 3.2T의 클록 주기를 갖는 것으로 평가하였다. 반면 1-RP-1NP-PR의 경우 라운드키의 사전 계산에 의해, 2.
- 설계한 AES 암호 프로세서는 1 라운드 동작을 2개의 부분 라운드로 분할하며, 각 부분 라운드를 4 클록으로 처리하며 부분 라운드간 파이프라인 기법을 사용하여 평균 5 클록에 1개의 라운드를 처리하는 구조를 갖는다. 따라서 기존 라운드 키의 사전 계산을 갖는 1 round/1 clock 방식(1-RP-1NP-PR)에 비해 약 1/3의 하드웨어 크기를 가지며, 연산 시간은 약 2.1 배 낮은 특성을 갖고 있으며, 면적과 속도 특성을 곱한 AT 성능 평가 기준으로 판단할 때 가장 효율적인 구조를 갖고 있음을 알 수 있었다. 또한 라운드 키를 온라인 방식으로 생성함에 의해서, 키 설정 지연 시간을 없애며 라운드 키를 저장하기 위한 별도의 메모리 공간을 제거할 수 있다.
- zt림 8에 보는 바와 같이 AT 성능은 1-RP-8P방식과 1-RP-4P 방식이 우수하며 AT2 성능 척도를 사용할 경우 1-RP-4P 방식이 가장 바람직하며, 연산 시간(T)만을 고려할 경우 1-RP-1NP-PR 방식이 가장 우수한 결과를 보여준다. 본 연구에서는 AT 성능을 고려하여 1-RP-8P 구조를 채택하여 하드웨어를 설계하였다 그러나 암 - 복호 율이 가장 중요한 설계 요소인웅용 분야인 경우 라운드당 하나의 클록과 라운드키의 사전 계산 방식믈 사용하는 I-RP-1NP_PR 방식이 가장 적합한 구조이다. 이 방식의 경우 본 연구에 비해 암 .
- 사용되었다. 본 연구의 AES 칩의 FPGA 제작에는 Xilinx Foundation Series 3.117]- 사용되었으며, P & R 동작을 수행한 결과 critical path 지연시간이 18ns로 약 55 Mhz위 동작 가능 주파수를 얻었다. 생성된 bit 파일을 PROM 변환기를 사용하여 mcs 파일로 변환한 후, JTAG 프로그래머로 FPGA 보드내의 2개의 PROM을 프로그래밍하였다.
- 검증 과정에 AES 표준 공고안阁에 명시한 테스트 벡터를 올바로 만족함을 확인하였다. 설계한 회로를 0.25 fi m CMOS 라이브러리를 사용하여 Synopsys Design Analyzer 소프트웨어로 합성한 결과 총 게이트 수는 약 36, 000 이였으며, 최악 경로는 그림 12의 ByteSub 와 ShiftRow로 구성된 전반부 부분 라운드로서, 최악지연 시간은 약 4.6ns로서 최대 동작 주파수는 약 200 Mhz임을 알 수 있었다. 본 연구의 AES 암호 프로세서의 ECB와 CBC 모드에 대한 암 .
후속연구
- 복호율를 얻을 쑤 있었다. 그리고 본 연구에서 설계한 암호 프로세서는 4가지 동작 모드와 3가지 키 길이(128, 192, 256 비트)를 모두 지원하는 구조틀 갖고 있으므로 AES 암호 알고리즘이 적용되는 네트웍, 전자 상거래 시스템 둥의 보안 모듈로 사용될 수 있을 것으로 판단된다.
- AES 알고리즘으로 채택된 Rijndael 은 소프트웨어 구현, FPGA(Field Programmable Gate Array) 구현, 스마트 카드 구현, 대규모 집적화로 구현 평가를 통해, 가장 적합한 대칭키 암호 알고리즘으로 평가를 받았다怛 그러나 AES 알고리즘은 각 라운드 동작을 단일 클록으로 구현하는 경우 하드웨어 沪] DES에 비해 너무 많이 필요하다는 결점이 있다. 따라서 AES를 스마트 카드를 비롯한 다양한 응용 분야에 적용하기 위해서는, 응용 분야의 사양을 만족하며 면적 과속도 측면에서 우수한 성능을 갖는 AES 암호 프로세서 구조에 연구가 필요하다
- 복호율 특성을 보여 준다. 반면 본 연구의 AES 암호 보조 프로세서는 AT 성능이 뛰어나므로 면적과 속도 측면이 모두 중시되는 보안 분야에 암호 모듈로 효율적으로 장착될 수 있을 것으로 판단된다 그리고 본 연구에서 사용한 라운드 당 다중 사이클 연산 기법과 라운드 키의 온라인 사전 계산 기법은, 각 라운드 내의 연산 구조가 복잡한 SEED, IDEA 등의 암호 알고리즘에도 응용 가능하다.
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